PDSP16318/16318A
功能说明
该PDSP16318是一个双20位加法器/减法器
配置为支持复数运算。该设备可以是
每个分配到真实的或假想的加法器的使用
数据（例如，复共轭） ，整个装置分配
以实或虚部数据（如板蓝根2 Butterflys ）或每
配置蓄电池和分配给真正的加法器
或想象的数据（复杂的过滤器） 。每种模式
确保一个完整的20MHz的吞吐量是通过保持
两个加法器，第一个和最后一个模式，说明真正的复
操作，其中实部和虚部的数据由处理
的单个设备。
两个加法器/减法器可以被控制
通过ASR和ASI输入独立。这些控件
证A + B ， A - B，B - A或通过一个操作，其中A
输入到加法器，从输入多路转换而得。该
CLR
控制线允许两个累加器的结算
寄存器。所述两个多路复用器可以通过MS来控制
输入，从选择新的输入数据，或反馈的数据
累加器寄存器。该PDSP16318包含一个8位
周期偏移校正寄存器通过DEL控制选择。这
去偏移寄存器用于FFT的应用，以确保正确的
数据的相位还没有通过PDSP16112传递
复数乘法器。
从PDSP16318的16位输出与来自
由该加法器产生的20位结果。这三个位S2 ： 0
输入选择八个不同转移输出格式范围
从最显著16位， 20位的数据，以最少的
显著13位的20位数据。在这种模式下，第14 ，第15届
并输出的第16位被设置为零。所选择的移
被施加到两个加法器的输出，并判定函数
的OVR标志。在OVR标志被激活时，无论是
两个加法器产生的结果具有更显著
位数比从设备输出的16位的最高有效位。在这
方法无效时，数据出现在输出的所有情况
标记。
符号
A15:0
B15:0
C15:0
D15:0
CLK
CEA
CEB
OEC
OED
OVR
TYPE
输入
输入
产量
产量
输入
输入
输入
输入
输入
产量
描述
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 A15是MSB。
数据
呈现给该输入被装入在CLK的上升沿输入寄存器。 B15是MSB
并具有相同的权重为A15 。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
新
数据
出现在后CLK的上升沿该输出。 C15是MSB。
公共时钟
所有内部寄存器
时钟使能：
当低的时钟输出到A输入寄存器使能。
时钟使能：
当低的时钟B输入寄存器使能。
OUTPUT ENABLE ：
异步三态输出控制：这个C输出为高阻
状态时，此输入为高。
OUTPUT ENABLE ：
异步三态输出控制：对D输出为高阻
状态时，此输入为高。
溢出标志：
该标志将变为高在这期间无论是输出数据溢出人数的周期
选择的范围或任加法结果溢出。新的OVR后出现的上升沿
CLK 。
加/减实：
控制输入为'真正的'加法器。此输入由时钟的上升沿锁存。
加/减的Imag ：
控制输入为'的Imag “加法。此输入由时钟的上升沿锁存。
累加器清除：
普通蓄电池明确两个加法器/减法器单元。此输入由锁存
CLK的上升沿。
MUX选择：
控制输入两个加法器多路复用器。此输入由CLK的上升沿锁存。
当高的反馈路径选择。
缩放控制：
此输入由被路由到输出端的20位加法器的结果选择16位字段。
此输入由CLK的上升沿锁存。
延时控制：
该输入选择延迟输入到实际加法器，用于涉及操作
PDSP16112 。此输入由CLK的上升沿锁存。
+ 5V电源：
双方的Vcc引脚必须连接。
0V电源：
这两个GND引脚都必须连接。
ASR1 ： 0
ASI1 ： 0
CLR
MS
S2:0
DEL
VCC
GND
输入
输入
输入
输入
输入
输入
动力
地
3
MITEL [ MITEL NETWORKS CORPORATION ]
