PDSP16256
DA15 ： 0
F31:0
OEN
SCLK
FRUN
SWAP
A7:0
C15:0
CCS
文
CS
字节
EPROM
FEN
DFEN
DCLR
水库
网
A
系数
存储
和
控制
双
模式
MUX
网
B
单身
模式
CLKOP
忙
DB15 ： 0
X31:0
图。 4框图
操作概述
该PDSP16256是一个应用程序特定的FIR滤波器的使用
在高性能的数字信号处理系统。
采样率可以高达25MHz 。该装置提供了
过滤功能，无需任何软件开发，以及
选项只需通过加载控制寄存器选择。该
设备可以被用户配置为一个单一的过滤器，或作为两种
单独的过滤器。后者可以提供两个独立的过滤器
为IQ的拆分，或之后的同相和正交信道
可以提供在级联两个滤波器更大的阻带
排斥反应。
该器件的系统时钟，速率高达
25MHz的。这个时钟必须是1 ，2，4 ，或所要求的8倍
采样频率时，具有较高的繁殖率
在较低的费用制造更长滤波器网络
采样率。设备可以级联到
产生较长的滤波器长度。这是可以实现
而不需要任何附加的外部数据的延迟，并且所有
单个设备的选择仍然可用。
连续输入被接受，并连续结果
内部流水线延迟之后产生的。连接可以是
直接向一个A -D转换器。过滤操作可以是
同步到过滤器使能信号（ FEN ），其阳性
边沿标志着第一个数据样本。内部乘法器
累加器阵列可以清除一个专用的输入。这
如果在正常得到错误的结果是必需的
数据'通过冲洗“是不允许在系统中。
系数可从使用一台主机系统被装载
常规外设接口和独立的数据总线。
可选地，它们可以被加载为从一个字节一组完整
广EPROM 。该装置产生的地址为EPROM的
和BUSY输出指示转移正在发生。向上
至16的设备可以从一个已提供的它们的系数
单EPROM 。这些设备不必是一部分
相同的滤波器网络。
各图中所示的滤波器网络。 4包含八个
收缩压乘数累加器阶段;有四个例子
阶段示于图。 5.输入数据流通过延迟
线的，并呈现为乘法与所需
系数。这被添加到从该任一的最后结果
累加器或从以前的储液器的结果。该
筛选结果沿加法器的数据采样速率前进。
如果采样率等于SCLK被一分为四，例如
于是累积的结果传递到下一阶段
每四个周期。所描述的结构是高效
当用来计算连续输入筛选结果
数据。
一个全面的数字滤波器设计程序可
对于PC兼容机。这将优化过滤器
系数抽头所需的过滤器的类型和编号
可在PDSP16256内的所选采样率
装置。一个EPROM文件中可以自动生成
摩托罗拉S记录格式。
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MITEL [ MITEL NETWORKS CORPORATION ]
