PDSP16256
DA15 ： 0
F31:0
OEN
SCLK
FRUN
SWAP
A7:0
C15:0
CCS
文
CS
字节
EPROM
FEN
DFEN
DCLR
水库
网
A
系数
存储
和
控制
双
模式
MUX
网
B
单身
模式
CLKOP
忙
DB15 ： 0
X31:0
图。 4框图
操作概述
该PDSP16256是一个应用程序特定的FIR滤波器，用于
在高性能的数字信号处理用
系统。采样率可以高达25MHz 。该
设备提供过滤器功能，无需任何软件
发展，并且选项被简单地通过选择
加载一个控制寄存器。该设备可以是用户
配置为一个单一的过滤器，或作为两个独立的
过滤器。后者可以提供两个独立的滤波器，用于
同相和IQ分束后的正交信道，
或可以提供在级联两个滤波器更大的停止
带外抑制。
该器件的系统时钟，速率高达
25MHz的。这个时钟必须是1， 2，4，或8倍
要求的采样频率时，具有较高
繁殖率生产在较长的滤波器网络
为代价的较低采样速率。设备可以是
级联连接，以产生更长的滤波器长度。
这可以在无需任何实现
附加的外部数据的延迟，而所有的单个设备
选项仍然可用。
连续输入被接受，并连续结果
内部流水线延迟之后产生的。连接
可以直接向一个A -D转换器。过滤器
操作可被同步到一个过滤器使能信号
（ FEN ），其正向边沿标志着第一个数据
样本。内部乘法器累加器阵列可以是
清除了专用的输入。这是必要的，如果
正常的数据“冲洗过程中得到错误的结果
通过“是不允许在系统中。
系数可从使用一台主机系统被装载
传统的外设接口和单独的数据
总线。可选地，它们可以被加载为一组完整
从一个字节宽度的EPROM 。该装置产生
地址为EPROM和繁忙的输出指示
该转移正在发生。截至16设备能
已经从单个EPROM的供给它们的系数。
这些设备不必是相同的部分
滤波器网络。
各图中所示的滤波器网络。 4包含八个
收缩压乘数累加器阶段;用一个例子
四个阶段示于图。 5.输入数据流经
延迟线和呈现为乘法与
所需的系数。这将添加到最后的结果
从这个累加器或从先前的结果
累加器。沿着加法器过滤结果的进展情况
在数据采样速率。如果采样率等于SCLK
由4 ，例如，然后将累加结果除以
被传递到下一阶段每第四个循环。该
用于当所述的结构是高效
计算筛选结果从连续输入数据。
一个全面的数字滤波器的设计方案
适用于PC兼容机。这将优化
对于所要求的滤波器类型的滤波器系数和
水龙头可在选定的采样率数字
内PDSP16256设备。一个EPROM文件可以是
摩托罗拉S记录格式自动生成。
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