PDSP16116
16 x 16位乘法器复
取代1996年10月版， DS3707 - 4.2
DS3707 - 1997年5.3月
该PDSP16116包含四个16316阵列乘法器，2个
32位加法器/减法器，所有以支持所需的控制逻辑
块浮点运算中的应用FFT使用的端口。
该PDSP16116A变种就会大量繁殖两种复杂的（ 16116 ）
位字的每一个50ns的，并且可以被配置为输出的COM
在一个周期内完整的络合物（ 32132 ）位的结果。数据
格式是小数补码。
在与PDSP16318A的PDSP16116A组合形式
双芯片20MHz的复数乘法累加器20位
累加器寄存器和输出转换器。在PDSP16116A
有两个PDSP16318As和两个PDSP1601As组合
形成一个完整的20MHz的基数2 DIT FFT蝶形解决方案
它完全支持块浮点运算。该
PDSP16116具有适合于非常高的吞吐量
递归算法，因为所有的计算都按一个进行
单流水线延迟（双循环落空） 。
XR15 ： 0
XI15 ： 0
YR15 ： 0
YI15 ： 0
REG
REG
REG
REG
MULT
MULT
MULT
MULT
特点
I
复数（ 16116 ） 3 （ 16116 ）乘法
I
全部32位结果
I
20MHz的时钟速率
I
块浮点FFT蝶形支持
I
（ 21 ）3（ 21 ）陷阱
I
二进制补码小数运算
I
TTL兼容的I / O
I
复共轭
I
2周期告吹
I
144针PGA或QFP封装
应用
I
快速傅立叶变换
I
数字滤波
I
雷达和声纳处理
I
仪器仪表
I
影像处理
订购信息
PDSP16116 MC GGDR
PDSP16116A B0交流
PDSP16116A A0交流
PDSP16116A B0 GG
PDSP16116A MC GGDR
PDSP16116B B0交流
PDSP16116D B0 GG
10MHz的MIL -883筛选
20MHz的工业
20MHz的军事
20MHz的工业
20MHz的MIL -883筛选
25MHz的工业
31 · 5MHz的工业
REG
REG
REG
REG
ADD / SUB
ADD / SUB
移
移
REG
REG
PR15 ： 0
PI15 ： 0
图。 1简化框图。
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