MT91L62
超前信息
VBIAS
VREF
PWRST
IC
A/µ
RXMUTE
TxMUTE
CSL0
CSL1
CSL2
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
AIN +
AIN-
VSS
AOUT +
AOUT -
VDD
CLOCKIN
机顶盒
DIN
DOUT
20引脚PDIP / SOIC / SSOP
图2 - 引脚连接
引脚说明
针＃
13
14
15
16
17
18
19
20
21
22
23
名字
V
BIAS
V
REF
描述
偏置电压（输出） 。
(V
DD
/ 2 ）伏可在此引脚用于外部偏置放大器器。
连接0.1
µ
F的电容到V
SS
.
参考电压的编解码器（输出） 。
名义上[ （V
DD
/2)-1.1 ]伏。内部使用。
连接0.1
µ
F的电容到V
SS
.
内部连接。
外部配合到V
SS
以进行正常操作。
A / μ律的选择。
CMOS电平compatable输入引脚支配使用的压扩法
装置。 A律当引脚连接到V选择
DD
or
μ律
当引脚连接到V选择
SS
.
PWRST
上电复位。
经施密特触发器输入端（低电平有效）复位装置的内部状态。
IC
A/µ
RXMUTE
接收静音。
1时，发送PCM被迫负零代码。当0 ，正常
操作。 CMOS电平compatable输入。
TxMUTE
发送静音。
1时，发送PCM被迫负零代码。当0 ，正常
操作。 CMOS电平compatable输入。
CSL0
CSL1
CSL2
D
OUT
时钟速度选择。
这些引脚用于编程SSI模式的速度，以及在
在外部提供时钟MCL和512 kHz的时钟由一个需要之间的转换率
滤波器/解码器。请参考表2的详细信息。 CMOS电平compatable输入。
数据输出。
为8位宽的数据信道的三态数字输出被发送到第1层
装置。数据被移出经由销并发与BCL的上升沿的时隙期间
德网络通过机顶盒定义。
数据输入。
数字输入的8位宽的数据从第1层设备。数据采样的
时隙德网络由STB定义在下降BCL的边缘。 CMOS电平compatable输入。
数据选通。
此输入确定为发送设备所使用的8位时隙和
接收数据。此活性高信号具有8KHz的重复率。 CMOS电平compatable
输入。
24
13
D
in
机顶盒
14
CLOCKIN
时钟（输入）。
提供给这个输入引脚上的时钟用于通过内部设备功能。
位时钟连接到该引脚时，它是512 kHz或更高。 4096 kHz时钟连接到该引脚
当比特时钟是128千赫或256千赫。 CMOS电平compatable输入。
V
DD
AOUT-
AOUT +
V
SS
AIN-
AIN +
正电源。
名义上是3伏。
反相模拟输出。
（平衡） 。
同相模拟输出。
（平衡） 。
地面上。
名义上0伏。
反相模拟输入。
无需外部抗混叠是必需的。
非反相模拟输入。
非反相输入端。无需外部抗混叠是必需的。
15
16
17
18
19
20
7-174
MITEL [ MITEL NETWORKS CORPORATION ]
