初步信息
MT90710
ST- BUS输入数据锁在这里
C20o
（引脚6 ）
位单元
C4o
（引脚13 ）
122纳秒
FBOE
170.8ns
48.8ns
FBWE
FBADDR
WR ADDR
RD ADDR
WR ADDR
RD ADDR
FBDATA
RD
WR
图4 - 帧缓冲存储器的典型时序
接受
的4B / 5B和NRZI从接收的编码数据
光纤接口是NRZI解码，并在框架
同步信息提取的。后4B / 5B
剩余的数据进行解码的帧对准任一
到系统帧脉冲（当在控制器模式）
或所提取的帧脉冲（在外设时
模式）。对准后，将接收到的数据包是
分解为清晰频道ST- BUS
流，异步信号和
架空/状态信息。当ST6MUX模式
被禁用，收到15.808 Mb / s的带宽是由
可STo0 - STo6A和最后23个信道的
STo7 。异步信号出现在
DOUT8K0 ， DOUT8K1和DOUT32K而
接收的开销信息，以及本地
状态信息，呈现在ST07的渠道
0-7 。
接收数据的接口时，它在外设模式。
这两个主要的参考文献之间的切换是
自动和MODE0-2的控制下
销。所选择的基准供给到外部
PLL从C4REFo输出引脚。该MT90710还
由10和除以40.96 MHz的主时钟
提供这种辅助参考外部
PLL的-C 40进行比较的主要参考。
该PLL产生从一个40.96 MHz的主时钟
由10再乘以4.096 MHz参考
衰减抖动存在于所提取的参考。
主时钟进行分频，产生内部
时钟，外部ST- BUS时钟（在外围时，
模式）和时隙计数器。
也被用于发射器中创建控制信号
和接收器。发送时隙计数器
同步到背板的帧脉冲，而
接收时隙计数器是同步的提取
同步脉冲。
控制
外部， 40.96兆赫PLL提供主
时钟（ C40i ）为MT90710 。该PLL使用或者
该系统的C4b的时钟（引脚57）为基准时
它是在控制器模式或从所提取的时钟
帧缓冲
从光纤接口重新对准接收到的数据
到系统，或者节点，一帧基准缓冲器是
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