MT8941B
CMOS
10）和数字锁相环＃2的锁的下降沿提供
在CEPT和ST -BUS兼容的定时信号。
这是在对比的是普通模式，其中这些
定时信号与下降沿同步
在C8Kb 8 kHz的信号。
的DPLL ＃ 2次要模式
次要模式DPLL ＃ 2取决于
该模式的状态选择位MS2和MS3 （引脚7
和17）。
的DPLL ＃ 2在单时钟- 1的操作
模式是相同的单时钟-2模式，
提供CEPT和ST -BUS兼容时机
信号同步体认列到内部8 kHz的信号
从DPLL ＃ 1分段方式获得。当
单时钟-1模式被选择为DPLL ＃2，它
自动选择DIVIDE - 1模式DPLL
＃1，并且因此，外部1.544 MHz的时钟信号
施加在CVB （引脚21）由DPLL ＃1除以
产生8 kHz的内部信号的哪个
DPLL ＃ 2锁。同样，当单时钟- 2
模式被选择时，数字锁相环＃1是在除法-2模式，
用2.048兆赫的外部信号提供
内部8 kHz的信号， DPLL ＃ 2 。在这两个
模式，这种内部信号可在C8Kb （引脚
模式
#
M
S
0
M
S
1
M
S
2
M
S
3
操作模式
DPLL ＃ 1
普通模式：
提供T1（ 1.544 MHz）的时钟
同步于输入的下降沿
帧脉冲（ F0i ） 。
普通模式
普通模式
普通模式
DPLL ＃ 2
正确的相位相关的外部4.096 MHz的
时钟和8kHz的帧脉冲提供ST-
总线时钟频率为2.048兆赫。
普通模式：
F0B是输入，但在这种模式下不起作用。
外部4.096 MHz的提供ST- BUS时钟
和2.048 MHz和8 kHz的帧脉冲，
分别。
普通模式：
提供了CEPT / ST- BUS兼容时机
信号锁定到8千赫输入信号（ C8Kb ） 。
相同模式的“0” 。
单时钟- 1模式
F0B是输入，但在这种模式下不起作用。
模式2相同。
单时钟- 1模式：
提供了CEPT / ST- BUS兼容时机
锁定到8kHz的内部信号信号
通过DPLL ＃ 1中提供。
相同模式的“0” 。
F0B是一个输入和数字锁相环＃2上的锁，以
它仅当它是在16千赫至提供ST-总线
控制信号。
模式2相同。
自由运行模式：
提供不带的ST- BUS定时信号
外部输入，除了主时钟。
相同模式的“0” 。
单时钟- 2模式：
F0B是输入，但在这种模式下不起作用。
模式2相同。
单时钟- 2模式：
提供了CEPT / ST- BUS兼容时机
锁定到8kHz的内部信号信号
通过DPLL ＃ 1中提供。
0
0
0
0
0
1
0
0
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1
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3
4
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1
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0
1
1
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1
0
分频1模式
分频1模式
分频1模式
分- 1模式：
除以193.输入CVB的划分
输出被连接到数字锁相环＃ 2 。
普通模式
普通模式
7
8
9
10
0
1
1
1
1
0
0
0
1
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0
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0
1
0
普通模式
普通模式
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1
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1
1
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0
0
1
1
0
1
0
DIVIDE - 2模式
DIVIDE - 2模式
DIVIDE - 2模式
DIVIDE - 2模式：
除以256的输入CVB的划分
输出被连接到数字锁相环＃ 2 。
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1
1
1
1
表的操作模式4.总结 - DPLL ＃ 1和＃ 2
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