CMOS
模式2 - 快速RAM模式
模式2作为一个高速双端口RAM
接口的ST-总线。只有两个发射
RAM的， Tx0上的Tx1和接收RAM ， RX0是
活性在此模式（即，控制寄存器和
中断寄存器无效） 。
这种模式的主要特征是快速访问
双口RAM的。快速访问允许高速
控制器以使用该设备作为数据接口，以
T1和CEPT数字链路。定时信息是
在图15中示出。
模式2也可以支持24信道和32个信道
操作。通道CON组fi guration选择
采用24/32引脚。当32分之24 = 0的器件工作
在24信道模式和当32分之24 = 1时，它工作在
32通道模式。
在这种模式下，物理接口类似那
一个简单的内存设备。用于读出的信号
和写入器件的CS ， OE ， R / W 。的引脚排列
在这种模式下， STPA示于图3中的地址
对于Tx0上， Tx1上， RX0解码示于表6中。
可出现于访问双端口的争
RAMS 。这发生以来被最小化
该ST-总线串行至并行和并行到串行
转换器需要的只有1/32 RAM访问
一个通道时间（即， C4I的最后半周期
每个信道） 。争发生高
速度控制器必须访问相同的内存
位置作为该ST-总线的。用于并行读
操作这相当于目前ST- BUS
信道和一个写操作时，下一个ST-总线
通道。在模式2访问争用仲裁
与BUSY信号。忙是为了举行
关闭任何并行存取周期，直到它再次变为
无效。图16示出了如何访问是
仲裁的竞争窗口附近的访问。
使用高速接入可以轻松应用
避免产生BUSY通过协调渠道
地址位
A
5
0
•
•
•
0
1
•
•
•
1
A
4
0
•
•
•
1
0
•
•
•
1
A
3
0
•
•
•
1
0
•
•
•
1
A
2
0
•
•
•
1
0
•
•
•
1
A
1
0
•
•
•
1
0
•
•
•
1
A
0
0
•
•
•
1
0
•
•
•
1
读
RX0 - 通道0
•
•
•
RX0 - 31频道
RX0 - 通道0
•
•
•
RX0 - 31频道
MT8920B
读取并制定和渠道的边界写
信息。
模式3 - 并行总线控制器
在这种模式下， STPA输出所有必要的信号
以驱动附连到并行设备所需
端口。该STPA可用于驱动装置如
作为RAM的， FIFO的，锁存器，A / D和D / A转换器，
及编解码器，直接从ST-总线无
干预
µP.
与其它模式，模式3罐
来自32个信道或24信道进行操作
，连接24/32高或低分别。这
允许设备可以通过一个T1远程驱动或
与Mitel的后备箱使用时CEPT数字中继链路
产品。
参照图1 ，该地址生成块
产生并驱动外部地址线
A4 - A0 。该STPA也产生OE （输出
使能）和WE （写使能），以促进数据
需要从RX0 RAM和Tx0上RAM 。 TX1 RAM
在这种模式下不可用。
该STPA ，在模式3 ，产生外部地址
在一个特定的序列，最大限度地减少吞吐量
延迟通过该装置。当通道n
本上ST-总线时， STPA产生地址
N + 1的地址总线上，并且使对OE到输出
来自外部装置的数据并锁存入
STPA 。在同一通道n的STPA
将产生地址N -1，用我们认定，以
从STPA写入到外部设备。时序
模式3传输，如图17 ，所有并行
总线信号是同步的的ST总线时钟。
该设备必须使用CS来选择，以便
要启用的并行总线驱动程序。 CS应
保持活跃4 ST-总线的位周期（8× C4I
周期） ，因为在读和写操作需要2个
比特周期的每个。该STPA产生信号STCH
（信道的开始），它在开始时变为有效
每个信道和对的1/2仍处于活动状态
信道的时间（图18） 。这个信号可以是
注册
写
TX0 - 通道0
•
•
•
TX0 - 31频道
TX1 - 通道0
•
•
•
TX1 - 31频道
表6.模式2地址地图
3-13
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