MT8841
IN +
IN-
GS
VREF
帽
OSC1
OSC2
VSS
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDD
IC2
IC1
PWDN
CD
DR
数据
DCLK
16引脚塑料DIP / SOIC
IN +
IN-
GS
VREF
帽
NC
OSC1
NC
OSC2
VSS
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDD
IC2
NC
NC
IC1
PWDN
CD
DR
数据
DCLK
20引脚SSOP
图2 - 引脚连接
引脚说明
针
#
名字
16 20
1
2
3
4
5
6
7
8
9
1
2
3
4
5
7
9
10
11
IN +
IN-
GS
V
REF
帽
非反相运算放大器（输入） 。
反相运算放大器（输入） 。
增益选择（输出） 。
可以访问到运算放大器的输出为反馈电阻器的连接。
参考电压（输出） 。
名义上V
DD/2
。这是用来偏置运算放大器的输入端。
电容。
连接一个0.1μF的电容到V
SS
.
描述
OSC1
振荡器（输入） 。
晶体或陶瓷谐振器连接。该引脚可直接驱动
由一个外部时钟源。
OSC2
振荡器（输出） 。
晶体或陶瓷谐振器连接。当OSC1由驱动
外部时钟时，该引脚悬空。
V
SS
电源接地。
DCLK
数据时钟（输出） 。
输出时钟一阵8低电平脉冲信号在1202.8Hz （ 3.5795MHz
由2976分） 。每个时钟脉冲串的数据停止位起始位顺序启动。当
该输入数据是1202.8波特，每个DCLK脉冲的上升沿与所述一致
数据的中间位在DATA引脚输出。在启动过程中不会生成DCLK脉冲
或停止位。通常情况下， DCLK用于时钟的八个数据位从10位数据字成
串行 - 并行转换器。
数据
数据（输出） 。
对应于频移键控输入，并在输入切换的串行数据输出
波特率。在输入标记的频率对应于逻辑高电平，而空间频率
对应于逻辑低的数据输出。由于没有FSK输入，数据为逻辑高电平。这
输出保持为高电平，直到CD已经被激活。
数据就绪（开漏输出） 。
最后DCLK每个脉冲后，此输出变为低电平
字。这可以被用来确定在串行输出流中的数据（8位字）的边界。
通常情况下， DR用于锁存从串行 - 并行转换器的8位数据成
微控制器。
载波检测（开路漏极输出） 。
逻辑低电平表示载体已经存在了
在规定的时间就行了。一时间滞后是为了允许瞬时中断
的载体。
10 12
11 13
DR
12 14
CD
13 15 PWDN
掉电（输入） 。
高电平有效，施密特触发输入。断电装置，包括
输入运算放大器和振荡器。
14 16
15 19
16 20
6,8
17,
18
5-12
IC1
IC2
V
DD
NC
内部连接1 。
连接到V
SS
.
内部连接2 。
内部连接，保持开路。
正电源电压。
无连接。
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