GP2015
引脚说明
所有V
EE
和V
CC
/V
DD
引脚必须连接以确保正确操作
PIN号
1
信号名称
IFoutput
输入/输出
产量
描述
IF测试输出。
先连接到第3阶段的输出到A至D转换器。
一系列1kΩ电阻结合缓冲的目的。
PLL滤波器1 。
连接到内片上的VCO偏置网络。一
外部PLL环路滤波器网络之间应连接
这个引脚和PLL Filt品牌2 （见下文） 。
锁相环滤波器2 。
连接到内片上压控振荡器的变容二极管。一
外部PLL环路滤波器网络之间应连接
这个引脚和PLL Filt品牌1 （见上文） 。
负电源到芯片上的VCO 。 （见注1 ）
正电源的片内VCO 。
负电源到VCO调节器。
这必须连接到GND 。
上电复位参考输入。
一个片上比较器产生一个逻辑高电平时PREF
输入电压超过1.21V + 。 （ NOM） （见第3页）
上电复位输出。
一个TTL兼容的输出上电复位控制
比较（见上文） 。这个输出甚至仍然有效
当芯片被断电。 （见19脚 - PDN ） 。
负电源的数字接口。 （见注2 ）
从相关芯片的采样时钟输入。
一个TTL兼容的输入（如果使用工作在5.714MHz
与用于时钟MAG & SIGN GP2021相关设备）
输出锁存器，对
升起
在CLK信号的上升沿。
未连接。 （见注4 ）
产量
值比特的数据输出。
一个TTL兼容的信号，代表
大小
的
混下来的中频信号。从芯片上的2位的A到D衍生
转换器，同步于CLK输入时钟信号。
符号位的数据输出。
一个TTL兼容的信号，代表
极性
的混合
下来的中频信号。从芯片上的2位A至D转换器得到，
同步到CLK输入时钟信号。
40MHz的时钟输出 - 反相。
平衡差分输出时钟的一侧上，与对面的
极性，引脚17 - OPClk + 。用来驱动一个主时钟信号
在相关器芯片。
40MHz的时钟输出 - 真正的阶段。
另一侧的平衡差分输出时钟设置，与
相反极性引脚16 - OPClk- 。用于驱动主 -
相关器芯片内的时钟信号。
2
PLL过滤器1
产量
3
PLL过滤器2
产量
4,6
5
7
V
EE
（ OSC）的
V
CC
（ OSC）的
V
EE
（ REG ）
输入
输入
输入
8
县
输入
9
预设
产量
10
11
V
EE
（ IO）
CLK
输入
输入
12, 13
14
N / C
MAG
15
标志
产量
16
OPClk-
产量
17
OPClk +
产量
6
MITEL [ MITEL NETWORKS CORPORATION ]
