PIXEL CLOCK
SYNC
CLK
HRES
RES
RESET
PIXEL
DATA
EPROM
V
V
DD
DD
DECODE
15k
NOM
15k
NOM
PROG
DS
CE2 CE3 CE4 CE5 CE6 CE7 CE8 CE9
O/C
IP7:0
IP7:0
PC0
DS
IP7:0
CS3
PC1
PC1
PC1
PROG
CE
MASTER
PDSP16488A
(1)
DS
PC0
DS
PROG
CE
PDSP16488A
(2)
PDSP16488A
(3)
R/W
PROG
CE
CE2
R/W
CE3
GND
GND
RES
RES
HRES
BYPASS
L7:0
O/C
R/W
HRES
GND
V
DD
V
DD
RES
HRES
BYPASS
BYPASS
V
DD
4 CLK
DELAYS
IP7:0
IP7:0
PC0
IP7:0
PC0
PC1
PC1
PC1
PROG
PROG
PROG
DS
DS
DS
PDSP16488A
(4)
PDSP16488A
(5)
PDSP16488A
(6)
CE4 GND
GND
CE5
CE6
GND
R/W
CE
R/W
CE
GND
GND
R/W
CE
HRES
BYPASS
RES
HRES
BYPASS
RES
HRES
BYPASS
RES
GND
L7:0
4 CLK
DELAYS
DATA
OUT
BIN
IP7:0
IP7:0
PC0
IP7:0
PC0
PC1
PC1
PC1
PROG
DS
DS
PROG
CE
DS
PROG
CE
PDSP16488A
(7)
PDSP16488A
(8)
PDSP16488A
(9)
CE7 GND
GND
GND
R/W
CE
R/W
R/W
CE8 GND
GND
CE9
HRES
BYPASS
RES
HRES
BYPASS
RES
HRES
BYPASS
RES
GND
O/C
OVR
OEN
OVERFLOW
L7:0
OUTPUT
ENABLE
DELAYED
SYNC
Fig. 20 Nine device non-interlaced system
30
MITEL [ MITEL NETWORKS CORPORATION ]
