过时的
2，4的MEG X 72
无缓冲DIMM的DRAM
引脚说明
PIN号码
30, 45
符号
RAS0 ＃ ， RAS2 ＃
TYPE
输入
描述
行地址选通： RAS ＃是用来签到行向
地址位。两个RAS ＃输入允许一个X72银行或
2 X36银行。
列地址选通： CAS ＃用于时钟在
列地址位，使DRAM的输出缓冲
和频闪的写周期的数据输入。八CAS ＃
输入允许任何银行的内存字节访问控制
配置。
写使能： WE ＃为读/写控制的
DQ引脚。如果WE＃为低电平之前CAS ＃变低时，
访问是早期写周期。如果WE＃为高，而
CAS＃为低时，所述接入是一个读周期，提供OE＃
也低。如果我们＃变低后CAS ＃变低，
那么周期后写入周期。后写入
周期一般是配合使用一个读周期
形成一个读 - 修改 - 写周期。
输出使能： OE ＃是输入/输出控制的DQ
销。这些信号可被驱动，从而允许后写入
周期。
地址输入：这些输入进行多路复用和时钟
通过RAS ＃和CAS ＃ 。
数据I / O：对于写周期， DQ0 - DQ63充当输入
寻址DRAM的位置。进行读访问周期，
DQ0 - DQ63充当用于被寻址DRAM的输出
位置。
28, 29, 46, 47, 112,
113, 130, 131
CAS0#-CAS7#
输入
27, 48
WE0 ＃ ， ＃ WE2
输入
31, 44
OE0 ＃ ， OE2 ＃
输入
33-38, 117-121
2-5, 7-11, 13-17, 19-20,
55-58, 60, 65-67, 69-72,
74-77, 86-89,91-95,
97-101, 103-104,
139-142, 144, 149-151,
153-156, 158-161
21-22, 52-53, 105-106,
136-137
42, 62, 111, 115,
125-126, 128, 132, 146
6, 18, 26, 40, 41, 49, 59,
73, 84, 90, 102, 110,
124, 133, 143, 157, 168
1, 12, 23, 32, 43, 54, 64,
68, 78, 85, 96, 107, 116,
127, 138, 148, 152, 162
82
A0-A10
DQ0-DQ63
输入
输入/
产量
CB0-CB7
俄罗斯足协
V
DD
输入/输出
–
供应
校验位。
留作将来使用：这些引脚应保持
悬空。
电源： + 3.3V
±0.3V.
V
SS
供应
地面上。
SDA
输入/输出
串行存在侦测数据。 SDA是一个双向引脚
用来传送地址和数据转换成与数据输出的
存在检测模块的一部分。
串行时钟的在线检测。 SCL是用来
同步存在检测数据传输和
从模块。
在线检测地址输入。这些引脚用来
配置在线检测设备。
83
SCL
输入
165-167
SA0-SA2
输入
2 ， 4梅格X 72无缓冲DIMM的DRAM
DM60.p65 - 修订版6/98
6
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MICRON [ MICRON TECHNOLOGY ]
