8GB （ X72 ， ECC ， DR ） 240针DDR3 VLP RDIMM
引脚说明
引脚说明
下面的引脚说明表是所有可能的引脚为所有DDR3的完整列表
模块。列出的所有引脚可能无法在本模块的支持。见引脚分配
特定于该模块中的信息。
表5 ：引脚说明
符号
Ax
TYPE
输入
描述
地址输入：
提供行地址为ACTIVE命令，列AD-
礼服和自动预充电位（ A10）的读/写命令，选择一个位置
在各个银行的存储器阵列。 A10期间，预充电采样
命令确定是否预充电适用于一家银行（ A10低，银行
由BAX选择）或所有银行（ A10 HIGH ） 。地址输入还提供操作码
在一个LOAD MODE命令。见引脚分配表密度专用
寻址信息。
银行地址输入：
定义设备银行这一个活跃，读取，写入，或
预充电命令被应用。 BA定义哪个模式寄存器（ MR0 ， MR1 ，
MR2 ， MR3或）在LOAD MODE命令时被加载。
时钟：
差分时钟输入。所有的控制，命令和地址的输入信号是
采样CK的上升沿和CK ＃下降沿的交叉。
时钟使能：
启用（注册HIGH）和禁用（注册LOW ）内部circui-
尝试和对DRAM的时钟。
数据屏蔽（只有X8设备） ：
DM为输入掩码信号为写入数据。输入数据
当DM采样为高电平，随着输入数据被屏蔽，在写AC-
塞斯。虽然DM引脚输入只， DM加载的目的是匹配的
DQ和DQS引脚。
片上终端：
启用（注册HIGH）和禁用（注册LOW ） termi-
民族抵抗内部的DDR3 SDRAM 。如果在正常运行启用，
ODT仅适用于以下引脚： DQ ， DQS ， DQS ＃ ，糖尿病，和CB 。该ODT输入
如果通过LOAD MODE命令禁止将被忽略。
奇偶输入：
奇偶校验位AX， RAS ＃ ， CAS ＃和WE＃ 。
输入命令：
RAS ＃ ， CAS ＃和WE＃ （以及带有S ＃ ）定义的命令是
输入。
RESET ：
RESET＃是连接到每个DRAM的有源低台异步输入
而登记时钟驱动器。后复位＃变为高电平，所述DRAM必须reinitial-
美化版，就像一个正常的电被执行死刑。
片选：
启用（注册LOW ）和禁用（注册HIGH ）命令
解码器。
串行地址输入：
用于配置温度传感器/ SPD EEPROM中AD-
在我礼服系列
2
C总线。
串行时钟，温度传感器/ SPD EEPROM ：
用于同步通信
阳离子和从I温度传感器/ SPD EEPROM
2
C总线。
校验位：
用于系统误差检测和校正。
数据输入/输出：
双向数据总线。
数据选通：
差分数据选通信号。输出读取数据;边沿对齐用
读取数据;输入与写入数据;中心对齐与写入数据。
BAX
输入
CKX ，
CKX ＃
CKEx
DMX
输入
输入
输入
ODTx
输入
Par_In
RAS ＃ ， CAS ＃ ， WE＃
RESET＃
输入
输入
输入
（ LVCMOS ）
输入
输入
输入
I / O
I / O
I / O
SX ＃
SAX
SCL
CBX
DQX
DQSx ，
DQSx ＃
PDF ： 09005aef8482a8a7
jdf18c1gx72pdz.pdf - Rev. D的12/12 EN
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