256MB / 512MB （ 64 ）
168针SDRAM DIMM的
概述
该MT8LSDT13264A （I）和MT16LSDT6464A （Ⅰ）
是高速CMOS ，动态随机访问，
组织了64位256MB和512MB的内存模块
配置。这些模块内部使用config-
置的四组的SDRAM ，具有同步接口
面（所有信号上注册的上升沿
时钟信号CK0 - CK3 ） 。
读取和写入访问到SDRAM模块
爆导向;存取开始在一个选定的位置和
持续的地点在一个设定的号码
编程序列。访问开始的寄存器
tration积极的命令，它是那么的跟着
通过读或写命令钮。地址
位重合注册与激活命令
用于选择设备组和行会
访问（ BA0 ， BA1选择设备库; A0 -A12
选择器件行） 。地址位注册
暗合了读或写命令是
用于选择的起始列位置
突发存取。
该模块提供可编程只读或
写入脉冲串长度为1，2 ，4，或8个位置，或完整
页面上，一阵终止选项。在PRE- AUTO
充电功能可被使能，以提供一个自
定时行预充电是initiateda的结束
爆序列。
该模块使用内部流水线结构
以实现高速操作。此架构是
与预取的架构中的2n规则兼容，
但是它也允许将列地址被改变上
每个时钟周期，实现了高速的，完全无规
访问。预充电一台设备，而银行存取
其他三个设备的银行将隐藏前的一个
充电周期，提供无缝，高速，随机
DOM的访问操作。
该模块被设计在3.3V操作，低
断电记忆系统。自动刷新模式是亲
vided ，随着节电，省电模式。
所有输入和输出都是LVTTL兼容。
SDRAM模块提供了可观的进步
DRAM的经营业绩，包括能力
syncronously以高的数据速率与自动突发数据
MATIC列地址生成，以交换能力
为了隐藏预充电intenal银行间离开
时间和能力来随意改变列
在一个脉冲串存取地址在每个时钟周期。
有关SDRAM操作的更多信息，
指的是256Mb的SDRAM组件数据表。
串行存在检测操作
这些模块整合串行存在检测
（ SPD ） 。该SPD功能使用实现
2048位EEPROM 。这非易失性存储设备
包含256个字节。前128个字节可以亲
美光编程识别模块类型，
各SDRAM组织和时序参数。
可用于剩下的128字节的存储空间
由客户使用。系统的读/写操作
主（系统逻辑）和从站之间
EEPROM器件（ DIMM ），通过一个标准的I出现
2
C总线
使用的DIMM的SCL（时钟）和SDA （数据）信号
一起的SA （2 ：0） ，它们提供了八个不同的
DIMM / EEPROM地址。
SDRAM功能描述
在一般情况下， 256Mb的SDRAM的是四银行
该工作在3.3V和包括同步的DRAM的
理性接口（所有的信号都登记在正
时钟信号CLK ）的边缘。四家银行的X8的
使用这些模块配置的设备都被配置
被保险为8,192位，行由1024位，列， 8
输入/输出比特。
读取和写入访问到SDRAM被爆ori-
ented ;存取开始在一个选定的位置和反对
tinue的位置在一个设定的号码
编程序列。访问开始的寄存器
tration积极的命令，它是那么的跟着
通过读或写命令钮。地址
注册与激活命令位是
用于选择设备组和行访问;
BA0和BA1选择设备的银行， A0 -A12选择
器件行。地址位A0 -A9注册coinci-
凹痕的读或写命令是用来
选择突发的启动装置列位置
访问。
之前的正常运行中，SDRAM必须ini-
tialized 。以下部分提供了详细的Infor公司
息包括设备初始化，注册
定义，命令描述和设备操作
化。
初始化
SDRAM芯片必须被加电并初始化一个
预定义的方式。操作程序等
比规定可能会导致未定义操作
化。一旦电源被应用到V
DD
和V
DDQ
（ simulta-
neously ）和时钟稳定（稳定的时钟被定义
作为指定计时constrants内的信号自行车
对于时钟引脚）中，SDRAM需要100μs的延迟
之前发行超过COM-其他任何命令
32,64梅格×64 SDRAM DIMM的
SD8_16C32_64x64AG_C.fm - 版本C 11/02
7
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