8 ， 16 ， 32 MEG ×64
无缓冲DIMM的DRAM
概述
美光
®
MT8LD864A X， MT16LD1664A X
和MT32LD3264A X是随机访问的64MB ，
组织一个64位128MB和256MB的记忆CON-
成形。他们是专门处理操作
从3V到3.6V的低电压存储器系统。
在读或写周期，每个位是唯一
通过22/23地址位，这是解决
输入的12位（ A0- A11） ，在RAS＃时间和11/12位
（ A0 - A11）在CAS ＃时间。
读写周期选择与WE＃
输入。在我们的逻辑HIGH＃使然阅读模式，而
一个逻辑低电平WE＃使然写模式。在一
写周期，数据输入（ D）的下降沿锁存
WE＃或CAS ＃ ，取其最后出现。早期
当WE＃被拉低之前CAS ＃时写
坠落。后写入或读 - 修改 - 写OC-
小人当WE＃下降后， CAS ＃被拉低。
在早期写周期，数据输出（Q ）会
保持高阻无论OE ＃的状态。中
晚写或读 - 修改 - 写周期， OE ＃
必须采取高电平，禁止数据输出之前
以施加输入数据。如果后写入或READ-
修改 - 写在试图同时保持OE ＃低，
不会发生写，以及数据输出将驱动
读取从所访问的位置的数据。
从有效数据到高阻切换并返回到相同的
有效的数据。如果OE ＃翻转或脉冲后， CAS ＃变
高而RAS ＃依然很低，数据将转换
并保持高阻。
在一个应用程序中，如果DQ的输出线
或运算， OE ＃必须使用禁用的DRAM闲置的银行。
另外，脉冲WE＃空闲期间银行
CAS＃高电平时间也将三态输出。不知疲倦
OE ＃控制的吊灯，输出后会禁用
t
关，这是从RAS＃上升沿引用
或CAS ＃ ，先到为准过去。 （请参阅16梅格X
4 MT4LC16M4H9 ] DRAM数据手册附加
在EDO功能的信息。 ）
刷新
返回RAS ＃和CAS ＃ HIGH终止
存储器周期和减小芯片的电流，以减小
待机水平。此外，该芯片为前提的
在RAS ＃高电平时间下一个周期。正确的内存
单元数据是通过保持动力和EX-保存
ecuting任何RAS ＃循环（读，写）或RAS ＃ RE-
新鲜周期（ RAS ＃ - 只， CBR或隐藏） ，使所有
RAS ＃地址的组合（ A0 - A10 / A11 ）是
执行至少每
t
REF ，不论顺序。该
CBR刷新周期将调用内部刷新
计数器自动RAS ＃寻址。
EDO页模式
EDO页模式是加速快， PAGE-
MODE循环。 EDO的主要优点是
数据输出的可用性，即使CAS ＃蜗居
HIGH 。 EDO提供CAS ＃预充电时间（
t
CP ），以
情况下发生的输出数据将会无效。这
消除CAS ＃输出控制为用户喉─
行写道。
FAST- PAGE -MODE模块具有传统
打开输出缓冲器关闭（高阻）的上升
对CAS＃边缘。 EDO -页面模式的DRAM一样操作
FAST-页面模式的DRAM ，除了数据将保持
在有效或生效后， CAS ＃变为高电平
读取提供RAS ＃和OE ＃保持低电平。如果OE ＃
是脉冲，而RAS ＃和CAS ＃低，数据会
串行存在检测操作
该模块系列集成了串行presence-
检测（ SPD ） 。该SPD功能通过实现
一个2048比特的EEPROM 。这非易失性存储设备
包含256个字节。前128个字节可以亲
美光编程识别模块类型，
各DRAM组织和时序参数。
可供使用的剩余128字节的存储空间
由客户。系统的读/写操作BE-
补间的主（系统逻辑），从EEPROM
设备（DIMM）使用通过标准的IIC总线发生
的DIMM的SCL（时钟）和SDA （数据）信号，一起
与SA （ 2 ： 0 ） ，它提供了8个不同的DIMM / EEPROM
地址。
8 ， 16 ， 32兆×64无缓冲DIMM的DRAM
DM78.p65 - 修订版2/99
2
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