ML65245**/ML65L245*
该ML65245的基本体系结构示于图
5.这是一个1.5μm的BiCMOS工艺实现的。
然而，在这个特殊的电路，所有的有源器件
是NPN晶体管 - 在这个过程中可用的最快的设备。
在此电路中，有两个路径的输出。一条路径
源向负载电容时的电流信号是
置，而另一个路径吸收来自输出电流
当该信号被否定。
断言路径是射极跟随器路径由
电平移位晶体管Q1 ，输出晶体管Q2 ，
和偏压电阻器R8 。它源的输出电流
through the 75�½ resistor R7 which is bypassed by another
NPN （未显示）中快速输入瞬变。该
否定路径的电流差分运算放大器连接
在跟随器配置。在此所述的活性组分
放大器晶体管Q3 - Q7 。 R3- R6为偏置电阻，
和R1和R2是反馈电阻。的关键
理解当前的差分运算的运算
安培是要知道，在晶体管Q3和Q5中的电流
是相同的，在任何时候，即在碱的电压
Q4和Q6的大致相同。如果输出为高
比输入的，那么发出一个错误电流将流过R2 。
该误差电流将流入Q6的基极，并
乘
b
平方至Q7的集电极上，关闭
循环。的输出和之间的较大的差异
输入，较大的反馈电流，并且更难Q7
吸收来自负载电容电流。
许多MOSFET的未在图5中所示，这些
MOSFET是采用三态缓冲器处于休眠状态。为
例如，反馈电阻器R1和R2分别为
实施为电阻性传输门，以确保
禁用缓存不加载它们连接线
要。类似地，存在串联的PMOS与R 8是
一般上，但关闭的关闭。其他的MOSFET
已列入确保残疾缓冲区
不消耗功率。
终止
R7 in Figure 5 also acts as a termination resistor. This 75�½
电阻器是在与输出串联，因此有助于
抑制引起的传输线效应，如噪声
从反射阻抗不匹配。系统
采用CMOS收发器设计人员通常不得不使用
外部电阻器串联的每个收发信机的输出对
抑制这种噪声。使用ML65245系统或
ML65L245可能没有使用这些外部电阻。
应用
有极快的缓冲器各种各样的需求
像奔腾高速处理器的系统设计，
的PowerPC ，MIPS ，SPARC， Alpha和其他的RISC处理器。
这些应用程序或者是在高速缓冲存储器区域或
主存储器（DRAM）的区域。此外，快速缓冲器
发现在高速图形和多媒体应用
应用程序。高容性负载，由于
对系统总线的需求复用的地址线
外部缓冲器占用多余的驱动电流。该
所需的电流来倾斜上升和之间的过渡
下降时间必须在不增加过多的做
传播延迟。该ML65245和ML65L245是
配备肖特基二极管清理振铃
过冲和下冲引起的反射
未结束的电路板走线。
BUFFERING主存储器
英特尔PCI为例主内存的应用
芯片组与奔腾处理器示于图6 。
这仅作为一般的参考。有关详细信息
请参阅相应的英特尔文档。这
系统具有66MHz的主处理器和一个33MHz的主
（ DRAM）的存储器总线。主存储器的行和列
地址（ RAS & CAS）和写使能（WE ）信号
由PCMC芯片（ PCI高速缓存和内存提供
控制器）设备。在DRAM SIIMMs放重物
在PCMC和必须被缓冲。三缓冲副本
地址信号和写使能，需要向
开车六排阵。该ML65245提供
缓冲的信号，并给出额外的裕度，以便能够使用
较慢的内存模块，而不是通常所需
50 / 70ns的。读突发（页面命中）表现一般
7-4-4-4在66MHz的为70ns的DRAM或6-3-3-3为66MHz
对于为50ns的DRAM 。这通常被转化为显著
较高的成本。通过所提供的速度提升
ML65245 ，一个6-3-3-3爆与60ns的DRAM的可能
可以实现的。额外的余量来自1.5ns
缓冲器的传播延迟。外部电阻阵列
没有必要的。这变得甚至更加一个问题
可在80MHz运行未来的PCI系统
超越。
这种对ML65245主内存的应用
可能潜在地延伸到其它类型的处理器的
系统不需要锁定缓冲。图7
示出的主存储器的设计实例与ML65245
在Mips R4X00 RISC处理器为基础的系统，而不
二级缓存。更快的传输延迟基本上
转换到一个更快的主存储器的访问。
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