ML2330
CS
t
CSS
S
CLK
t
DS
t
DH
D
IN
t
DO
D
OUT
t
CSH
图2.详细的接口时序
功能说明
串行接口
该ML2330通过微处理器进行通信
一个同步，全双工， 3线接口（图1A &
B）。上电时，控制寄存器清零，这两个
数模转换器具有高阻抗输出。数据显示计时
在图1C中被发送MSB优先，并且可以在被发送
一个4位和一个8位的数据包，或在一个12位的字。如果一个
16位控制字的情况下，前四个位被忽略。
串行时钟（S
CLK
）同步数据传输。数据
被发送和接收的同时进行。图2示出了
详细的串行接口时序。注意，时钟应
低更新之间。 ð
OUT
不进入高
阻抗状态，如果时钟的空闲或
CS
为高。
串行数据移入在MSB优先的数据寄存器
格式，地址信息和配置信息
之前的实际DAC数据。数据采样的
S
CLK
的上升沿时
CS
是低的。在D数据
OUT
is
时钟出12.5个时钟周期后， S上
CLK
的下降
边缘。
片选（CS ）必须是低以使读或写
操作。如果
CS
高，接口被禁用和D
OUT
保持不变。
CS
一定要在低前至少为10ns
所述第一时钟脉冲，以正确的时钟中的第一位。同
CS
低电平时，数据被移入ML2330的内部移位
上外部串行时钟的上升沿进行注册。 S
CLK
可驱动速率高达10MHz 。
串行输入数据格式和
配置码
图3包括示出的12位串行输入格式
2 DAC地址位（ A1 ， A0 ） ，两种断电控制
位（ P1， P0）和8个数据位（ D7 。 D0） 。
DOUT
A1 A0 P1 D7 。 。 。 D0
DIN
4位地址/控制代码配置为DAC
在表1中示出。
A1
0
0
1
1
A0
0
1
0
1
功能
无操作
选择控制位和DAC A
选择控制位和DAC B
选择控制位和两个DAC
表1.1地址选择
P1
0
0
1
1
P0
0
1
0
1
功能
正常
掉电DAC A
掉电DAC B
掉电整个芯片
表1.2关断选择
DAC操作
这些DAC都使用了相同的数组来实现
被用于四个最线性解码的电流源
显著位，以改善差分线性和来
减少输出毛刺各地的主要承载。电压
机上的带隙基准电压之间的差值
和GND被转换为使用一个参考电流
内部电阻设置在适当的电流电平
DAC的。 DAC的输出电流被转换成一个
电压输出由一个输出缓冲器和一个电阻网络。
中片内电阻匹配的保留
获得这些转换之间的精确度。
图3.串行输入格式
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MICRO-LINEAR [ MICRO LINEAR CORPORATION ]
