超前信息
L9D345G72BG5
4.5 GB， DDR3 ， 64一M× 72集成模块（ IMOD ）
T
ABLE
3 - B
所有
/S
IGNAL
L
OCATION和
D
ESCRIPTION
C
ONTINUED
球分配
L6
符号
ODT
TYPE
描述
tance内部到DDR3 SDRAM 。当在正常操作使能， ODT仅应用于
到以下各个信号： DQ [63： 0]， LDQSx ， LDQSx \\ ， UDQSx ， UDQSx \\ ， UDMx和
LDMx 。如果通过加载模式寄存器命令禁止的ODT输入被忽略。 ODT是
参考VREFCA 。
输入片上终端：
ODT使（注册时高）和禁用终端电阻
G11
RESET \\
输入RESET ：
引用到Vss输入控制引脚，低电平有效。在RESET \\输入接收器是一个
CMOS输入代网络定义为轨至轨信号的直流高
≥
0.8× Vcc和DC LOW
≤
0.2 x
VCCQ 。复位\\判断和解除断言是异步的。
E6， E10 ，L12 ，F5 ，K5
F7 ， F11 ， L10 ， G6 ， L7
E7， E11， N12 ，E5， N5 ，
F8 ， F10 ， L11 ， F6 ， K6
A2，B1 ，B2
C1，C2 ，D2
D1，E1
D3，D4 ，C3
C4， B3，B4，
A3, A4
A13 ， A14 ， B13 ，
B14 ，C13 ，C14，
D13, D14
E16 ， D16 ， D15 ，
C15 ，C16， B15 ，
B16 ， A15
T15 ，R16， R15，
P16 ， P15 ， N15 ，
N16 ， M16
N14 ， N13 ，P14，
P13 ，R14 ，R13
T14, T13
T 4 ， T 3 ，R 4，
R 3 ， P 4 ，P 3 ，
N4, N3
LDQSx ，
LDQSx \\
UDQSx ，
UDQSx \\
DQ
0,
DQ
1,
DQ
2,
DQ
3,
DQ
4,
DQ
5,
DQ
6,
DQ
7
输入数据选通， （每个字）低字节：
输出，边沿对齐与读取数据。输入，中心 -
与写入数据一致。
输入数据选通， （每个字）高字节：
输出，边沿对齐与读取数据。输入，中心 -
与写入数据一致。
I / O
数据输入/输出：
低字节，低字（ WORD 1 ） 。引脚参考VrefDQ 。
DQ
8,
DQ
9,
DQ
10,
I / O
DQ
11,
DQ
12,
DQ
13,
DQ
14,
DQ
15
DQ
16,
DQ
17,
DQ
18,
I / O
DQ
19,
DQ
20,
DQ
21,
DQ
22,
DQ
23
DQ
24,
DQ
25,
DQ
26,
I / O
DQ
27,
DQ
28,
DQ
29,
DQ
30,
DQ
31
DQ
32,
DQ
33,
DQ
34,
I / O
DQ
35,
DQ
36,
DQ
37,
DQ
38,
DQ
39
DQ
40,
DQ
41,
DQ
42,
I / O
DQ
43,
DQ
44,
DQ
45,
DQ
46,
DQ
47
DQ
48,
DQ
49,
DQ
50,
I / O
DQ
51,
DQ
52,
DQ
53,
DQ
54,
DQ
55
数据输入/输出：
高字节，低字（ WORD 1 ） 。引脚参考VrefDQ 。
数据输入/输出：
低字节，字2引脚参考VrefDQ 。
数据输入/输出：
高字节，字2引脚参考VrefDQ 。
数据输入/输出：
低字节，字3.引脚参考VrefDQ 。
数据输入/输出：
高字节，字3.引脚参考VrefDQ 。
数据输入/输出：
低字节，高字（ WORD 4 ） 。引脚参考VrefDQ 。
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9
高性能，集成的内存模块产品
2009年7月6日LDS - L9D345G72BG5 -A
LOGIC [ LOGIC DEVICES INCORPORATED ]
