Ne
Tolew 5V
INP咆哮
u
20L TS上
V8D
特点
•高性能ê
2
CMOS
®
技术
- 3.5 ns的最大传播延迟
- 最大频率= 250 MHz的
- 2.5 ns最大时钟输入到数据输出
- UltraMOS
®
先进的CMOS技术
- 兼容TTL均衡8毫安输出驱动
• 3.3V低电压20V8架构
- JEDEC兼容3.3V接口标准
- 5V兼容输入
• ACTIVE PULL -UPS上的所有引脚
• E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
•八个输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
- 可编程输出极性
•下载所有的寄存器和上电复位
- 100 ％的功能可测性
•应用程序包括：
- 胶逻辑的3.3V系统
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
•用于识别电子签名
I
GAL20LV8
低电压E
2
CMOS PLD
通用阵列逻辑™
功能框图
I / CLK
I
I
8
I
8
I
OLMC
I / O / Q
IMUX
CLK
OLMC
I / O / Q
可编程
与阵
(64 X 40)
8
OLMC
I / O / Q
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
I
8
OLMC
OE
OLMC
I / O / Q
I
I
I / O / Q
I
IMUX
I / OE
描述
该GAL20LV8D ，在3.5纳秒最大传播延迟时间，
提供了最高速度性能的PLD提供
市场。该GAL20LV8D使用莱迪思的制造
安森美半导体先进3.3V ê
2
CMOS工艺制造，其中的COM
bines与CMOS电可擦除（E
2
）浮栅技术。
高速擦写次数（ <100ms ）使器件可以被重现
编程快速，高效。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。在许多体系结构的配置的一个重要的子集
系统蒸发散可能与GAL20LV8D是列出的PAL结构
在宏小区描述部分的表中。 GAL20LV8D
设备能够模拟任何一种PAL结构的
全功能/熔丝图的兼容性。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
引脚配置
PLCC
I / CLK
VCC
NC
I / O / Q
26
25
I
4
I
I
I
NC
I
I
I
11
12
9
7
5
I
2
28
I
I / O / Q
I / O / Q
GAL20LV8D
顶视图
23
I / O / Q
NC
21
I / O / Q
I / O / Q
14
16
19
18
I / O / Q
I
I
NC
GND
I / OE
I
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I / O / Q
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2000年3月
20lv8_05
1
LATTICE [ LATTICE SEMICONDUCTOR ]
