莱迪思半导体公司
架构
LatticeECP2 / M系列数据表
ROM模式
ROM模式使用LUT的逻辑;因此，片0至3所用的ROM模式下使用。预压完成
通过在PFU CON组fi guration的编程接口。
路由
有单独的路由信号或总线所提供的的LatticeECP2 / M器件的资源
相关的控制信号。路由资源包括开关电路，缓冲液和金属互连（布线）
段。
间PFU的连接是其中x1 （跨越两个PFU ） ×2 （跨越三个PFU）和5233 （跨越7 PFU） 。
在X1和X2连接提供快速和英法fi cient连接在水平和垂直方向。在x2和
5233资源进行缓冲，使PFU就能之间的短期和长期连接的路由。
该LatticeECP2 / M系列具有产生一个紧凑的设计增强的路由架构。 ispLEVER的
设计工具套件采用的综合工具，场所和路线的设计输出。通常，地点和
布线工具是完全自动的，虽然一个交互式布线编辑器可以进行优化设计。
SYSCLOCK锁相环（ GPLL / SPLL ）
在SYSCLOCK的PLL提供以合成的时钟频率的能力。中的所有的LatticeECP2 / M FAM-设备
随手支持两种通用的PLL （ GPLLs ），这是全功能的PLL 。此外，一些较大的
设备具有二至六个标准锁相环（ SPLLs ）具有的GPLL功能的子集。
通用PLL （ GPLL ）
该GPLL的体系结构示于图2-5 。的GPLL功能说明如下。
CLKI为参考频率（无论是从针或从路由生成）为PLL 。 CLKI送入
输入时钟分频模块。该CLKFB是反馈信号（从CLKOP或从用户时钟的PIN /生成
逻辑）。此信号送入反馈分频器。反馈分压器来乘以基准频
昆西。
延迟调整座调整参考或反馈信号的任何延迟。延迟调整块可
无论在CON组fi guration进行编程，也可以动态调整。的建立，保持或时钟到输出时间
该设备可以通过编程在PLL的反馈或输入路径的延迟，这将促进或改善
延迟输出时钟参考输入时钟。
以下的延迟调整块，无论是输入通路和反馈信号输入压控振荡器
（VCO）的块。在这个块中的输入路径和反馈信号之间的差被用于控制频
频率和振荡器的相位。甲LOCK信号是由VCO生成，表示将VCO锁定
到输入的时钟信号。在动态模式下，PLL后可动态调节延时失锁，而不是
重新锁定，直到吨
LOCK
参数已经SATIS网络版。的LatticeECP2 / M器件具有在左侧两个专用插针和
该设备的右边缘，用于连接可选的外部电容器的VCO 。这允许锁相环到在操作
较低的频率。这是只能用于由每边一个PLL （ GPLL或SPLL ）的共享资源。
VCO的输出，然后进入后标分频器。后标分频器允许在操作VCO
频率高于时钟输出（ CLKOP ） ，由此增加的频率范围。二次分
取CLKOP信号，并用它来导出较低的频率输出（ CLKOK ） 。相位/占空比选择块
调整CLKOP信号的相位和占空比并产生CLKOS信号。相位/占空比设定
亭可以是预编程的或者动态地调整。
从后标量除法CLKOP主输出连同从辅助分频器的输出（ CLKOK ）
和相位/占空比选择（ CLKOS ）被馈送到时钟分配网络。
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LATTICE [ LATTICE SEMICONDUCTOR ]
