特定网络阳离子
可编程逻辑器件2032VE
功能框图
图1.系统可编程逻辑器件2032VE功能框图
GOE 0
输出布线区（ ORP ）
输出布线区（ ORP ）
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
TDI / IN 0
TDO / IN 1
A0
A7
I / O 31
I / O 30
I / O 29
I / O 28
I / O 27
I / O 26
I / O 25
I / O 24
I / O 23
I / O 22
I / O 21
I / O 20
I / O 19
I / O 18
I / O 17
I / O 16
A1
输入总线
A2
A5
A3
A4
TMS / NC
BSCAN
注： * Y1和RESET复用相同的引脚
Y0
Y1*
TCK/Y2
0139B/2032VE
该器件还具有32个I / O单元，其每一个是直接
连接到I / O引脚。每个I / O单元可单独
编程是一个组合的输入，输出或双向
双向I / O引脚具有三态控制。的信号电平
是TTL兼容电压和输出驱动器可以
源4 mA或下沉8毫安。每个输出可以亲
独立编程的快或慢的输出压摆率
最大限度地减少整体输出开关噪声。器件引脚
可以安全地驱动到5伏的信号电平，以支持
混合电压系统。
八GLBs ， 32个I / O单元，两个专用输入和两个
ORPS被连接在一起，使Megablock （见
图1）。八个GLBs的输出端被连接
由ORP的一组32的通用I / O单元的。每一个可编程逻辑器件
2032VE器件包含一个Megablock 。
玻璃钢具有作为其输入来自所有GLBs的输出
和所有的来自双向I / O单元的输入端。所有
这些信号被提供给的所述输入端
GLBs 。通过GRP有所延误扳平
尽量减少时序偏差。
在系统可编程逻辑器件2032VE器件的时钟都选择使用
专用时钟管脚。三个专用时钟引脚（ Y0 ，
Y1，Y2 ）或异步时钟可以在一个被选择
GLB基础。异步或乘积项时钟
可以在任意GLB生成用于其自己的时钟。
可编程的漏极开路输出
除了标准的输出结构，所述
在系统可编程逻辑器件2032VE的输出单独编程来
可燃的，无论是作为一个标准推拉输出或
漏极开路输出。图腾柱输出驱动
指定的VOH和VOL电平，而开漏
输出驱动器只能在指定的卷。上的VOH电平
开漏输出取决于外部负载和
拉。该输出配置由一个亲控制
可编程熔丝。默认配置时
设备是在批量擦除状态是图腾柱结构。
漏极开路/图腾柱的选择是通过选择
该ispDesignEXPERT软件工具。
2
CLK 0
CLK 1
CLK 2
通用逻辑
块（ GLBs ）
输入总线
全球路由池
（ GRP ）
A6
LATTICE [ LATTICE SEMICONDUCTOR ]
