HS-82C85RH
引脚说明
针
SLO / FST
针
数
12
（续）
TYPE
I
描述
SLO / FST是电平触发输入。高电平时， CLK和CLK50输出的最大运行
频率（晶体或EFI频率除以3 ） 。低电平时， CLK和CLK50频率等于
晶体或EFI频率768 SLO / FST模式的变化分为内部同步
消除对CLK和CLK50毛刺。启动和停止振荡器的控制或EFI可用
无论是在慢或快频率模式。
该SLO / FST输入必须保持为低电平至少195 OSC / EFI时钟周期，然后才能被识别。
这消除了可能由故障或噪声瞬变引起不希望的频率的变化。该
SLO / FST输入必须保持高电平至少6 OSC / EFI时钟脉冲，以保证过渡到FAST
模式的操作。
处理器时钟： CLK为所使用的HS- 80C86RH处理器和其它的时钟输出
外围设备。当SLO / FST是高时，CLK具有输出频率，它等于该晶体或
EFI输入频率除以3 。当SLO / FST是低时，CLK具有输出频率，它等于
到晶体或EFI输入频率除以768的CLK具有33 ％的占空比。
50％占空比时钟： CLK50是具有50％占空比的辅助时钟和同步到
CLK的下降沿。当SLO / FST高， CLK50具有输出频率，它等于该
晶体或EFI输入频率除以3时的SLO / FST低， CLK50具有输出频率等于
到晶体或EFI输入频率由768分。
外设时钟： PCLK是外围时钟信号，它的输出频率等于晶体
或EFI输入频率除以6 ，并具有50 ％的占空比。 PCLK的频率是不受
在SLO / FST输入的状态。
振荡器输出：振荡器是内部振荡器电路的输出。其频率等于
该晶体振荡电路。 OSC是不受SLO / FST输入的状态。
当HS- 82C85RH在晶振模式（F / C低）和一个停止命令发出后， OSC
输出将停止在高电平状态。当HS- 82C85RH在EFI模式（ F / C高） ，振荡器
（如果操作）会继续发出停止命令时运行， OSC仍然有效。
RESET IN ： RES是其用于产生复位的低电平有效信号。该HS- 82C85RH提供
施密特触发器输入，使得一个RC连接可用于建立适当的电复位
持续时间。 RES启动晶体振荡器的操作。
RESET ：复位是用来重置HS- 80C86RH处理器的高有效的信号。其时序
特性由RES确定。 RESET保证是高了至少16 CLK的
后RES的上升沿脉冲。
时钟同步： CSYNC是一个高电平有效信号，它允许多个HS- 82C85RHs到
被同步，以提供多个同相的时钟信号。当CSYNC为高电平时，内部计数器
复位和力量CLK ， CLK50和PCLK为高状态。当CSYNC为低电平时，内部
计数器开始计数和CLK ， CLK50和PCLK输出有效。 CSYNC必须
外部同步到EFI 。
地址使能： AEN为低电平信号。 AEN用来限定其各自的总线就绪
信号（ RDY1和RDY2 ） 。 AEN1验证RDY1而AEN2验证RDY2 。两个AEN信号输入是
有用的系统配置，其允许处理器访问两个多主机系统总线。
BUS READY ： （传输完成） 。 RDY为高电平有效信号，则表明从设备
位于该数据已经被接收，或者是可用的系统数据总线上。 RDY1是AEN1资格
而RDY2是AEN2合格。
READY同步选择：是异步输入定义的同步模式
READY（就绪）的逻辑。当ASYNC为低电平时，设置就绪同步的两个阶段。当
async为开路或提供READY同步高一个阶段。
准备：准备是用于告知HS- 80C86RH ，它可以订立高电平信号
未决的数据传输。
地
+ 5V电源
CLK
8
O
CLK50
10
O
PCLK
2
O
OSC
18
O
水库
17
I
RESET
16
O
CSYNC
1
I
AEN1
AEN2
RDY1
RDY2
ASYNC
3
7
4
6
21
I
I
I
I
I
准备
GND
V
DD
5
9
24
O
I
I
3
INTERSIL [ INTERSIL CORPORATION ]
