80C186XL 80C188XL
有反应到总线周期的偏移地图256字节
控制寄存器块示于图3中
总线接口单元
该80C186XL提供了一个本地总线控制器
产生的局部总线控制信号除了它
采用HOLD HLDA协议放弃
局部总线与其他总线主控它还提供
可用于使能外部缓冲器输出
并引导和关闭本地数据流
公共汽车
总线控制器负责产生20
地址位的读写选通总线周期
状态信息和数据（写操作） IN-
形成它也负责读取数据
从在读取操作期间的局部总线同步的
和异步就绪输入引脚provid-
ED延长总线周期超出了最低4
州（时钟）
该80C186XL总线控制器还产生两个
控制信号（DEN和DT R）的接口连接到时
外部收发器芯片，此功能允许
除了收发器为简单的缓冲
地址数据复用总线
在复位过程中的局部总线控制器将执行
下面的操作
片选就绪生成逻辑
该80C186XL包含逻辑提供
可编程的片选产生两个MEM-
法制前提和外设此外，它可以
编程，以提供READY （或等待） gen-
关合作它还可以提供锁存地址位A1
和A2片选线活跃于所有的MEM
储器和I O在他们的编程领域的循环
是否由CPU或由产生它们
集成的DMA单元
该80C186XL提供了6个内存芯片选择输出
把3地址区高端内存低
内存和中端存储每一个是provid-
编为高端内存和更低的内存，而4
提供中端存储
OFFSET
搬迁注册
在FEh
DAH
DMA描述符通道1
D0H
驱动DEN RD和WR高一个时钟赛扬
第一百然后把它们飘浮
开车S0- S2为无效状态（全高）和
然后浮
CAH
DMA描述符通道0
C0H
驱动器锁高，然后浮
浮AD0〜 15 （ AD0〜 8 ） A16- 19 （ A9- A19 ） BHE
（ RFSH ） DT ř
开车ALE低
驱动HLDA低
RD QSMD UCS LCS MCS0 PEREQ MCS1
ERROR和测试BUSY引脚具有内部上拉
而RES被施加它们是有源器件EX-
cessive装或某些接地这些引脚
会导致80C186XL进入另一种模式
操作
A8H
片选控制寄存器
A0H
66H
时间2控制寄存器
60H
5EH
时间1控制寄存器
58H
56H
时间0控制寄存器
50H
在队列状态模式RD QSMD结果偏低
UCS和LCS在ONCE模式结果偏低
在EN- TEST BUSY低（高后）结果
hanced模式
3EH
中断控制器寄存器
20H
80C186XL外设
架构
所有80C186XL集成外设是CON-
通过包含在一个接口内的16位寄存器受控
纳尔256字节的控制块的控制块可以是
映射到内存或I O的内部空间
逻辑将认识到控制块地址和重新
图3内部寄存器映射
该80C186XL提供了一个芯片选择名为UCS
对于内存的顶级内存的顶部通常是
用作系统存储器，因为复位后
80C186XL开始在内存位置执行
FFFF0H
5
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