A
该处理器还集成了四个完整的数据 -
链DMA通道和高速中断
控制器芯片上。 DMA通道进行单
周期或双周期传输，数据打包和
拆包和数据链。块传输 - 在
除了源或目标同步传输
FERS - 的支持。
中断控制器提供了完整的可编程性
248个中断源成32优先级带
典型的中断任务切换的625纳秒（潜伏期）的时间。
80960CF - 40 ， -33 ， -25 ， -16
2.2
流水线，突发总线
32位高性能总线控制器接口
该80960CF外部存储器和外设。
总线控制单元设有一个最大传输
速度为每秒160兆字节（以40 MHz ） 。之间
应受可编程的等待状态和16分开
可配置的内存区域允许处理器
与各种存储器子系统与接口
最小的系统复杂性和最大的
性能。总线控制单元的主要功能
包括：
•解复用，突发总线利用效率最高
DRAM的访问模式
•地址流水线，以减少内存成本的同时，
保持性能
• 32位，16位和8位模式下的I / O接口方便
•完整的内部等待状态的产生，以降低系统
成本
•小和Big Endian的支持，以缓解应用程序
发展
•代码的可移植性未对齐访问支持
•三深请求队列中去耦巴士
从芯
2.1
该80960C系列核心
C系列的核心是一个非常高的性能
微架构实现了80960核心
体系结构。这种核可以维持执行两个
每个时钟周期的指令（ 80 MIPS在40兆赫） 。对
实现这样的性能水平，英特尔有其纳入
国家的最先进的额定硅技术和创新
略去微架构构建成C系列
核心实现。促成因素
核心的性能包括：
•并行指令译码允许发行最多
每个时钟三条指令
•单时钟执行大多数指令
•并行指令译码允许持续，
同时执行两个单时钟指令
TIONS每个时钟周期
•高效的指令流水线减少管道
打破亏损
•注册和资源记分板允许simul-
taneous多时钟周期指令执行
•科前瞻和预测让许多
树枝，没有管道断裂执行
•本地注册缓存集成在芯片上的高速缓存
调用/返回上下文
•两路组相联， 4 KB的集成
指令缓存
• 1 KB的集成数据RAM维持四字
（128位）来访问每一个时钟周期
•直接映射， 1 KB数据缓存，写经，
写分配
2.3
指令集汇总
表1总结了80960CF指令通过设定
逻辑分组。见
i960
®
CX微处理器
用户手册
（ 270710 ）的完整描述
的指令集。
2.4
灵活的DMA控制器
一个四通道DMA控制器提供高速
DMA控制涉及外设的数据传输
和存储器。该DMA提供了先进的功能
如数据链接中，字节组合件和disas-
sembly和高性能飞行模式下能够
的高达每秒71兆字节的传输速度的
40兆赫。 DMA控制器具有性能
和灵活性，才有可能进行积分
DMA控制器和80960CF芯。
初步
3
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