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    EP2S130F1020I4N 参数 Datasheet PDF下载

    EP2S130F1020I4N图片预览
    型号： EP2S130F1020I4N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 6627 CLBs, 717MHz, 132540-Cell, CMOS, PBGA1020, 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020]
    分类和应用： 时钟栅可编程逻辑
    文件页数/大小： 248 页 / 2983 K
    品牌： INTEL [ INTEL ]
     浏览型号EP2S130F1020I4N的Datasheet PDF文件第66页浏览型号EP2S130F1020I4N的Datasheet PDF文件第67页浏览型号EP2S130F1020I4N的Datasheet PDF文件第68页浏览型号EP2S130F1020I4N的Datasheet PDF文件第69页浏览型号EP2S130F1020I4N的Datasheet PDF文件第71页浏览型号EP2S130F1020I4N的Datasheet PDF文件第72页浏览型号EP2S130F1020I4N的Datasheet PDF文件第73页浏览型号EP2S130F1020I4N的Datasheet PDF文件第74页  
    PLLs & Clock Networks  
    IOE clocks have row and column block regions that are clocked by eight  
    I/O clock signals chosen from the 24 quadrant clock resources.  
    Figures 2–35 and 2–36 show the quadrant relationship to the I/O clock  
    regions.  
    Figure 2–35. EP2S15 & EP2S30 Device I/O Clock Groups  
    IO_CLKA[7:0]  
    IO_CLKB[7:0]  
    8
    8
    I/O Clock Regions  
    8
    24 Clocks in  
    the Quadrant  
    24 Clocks in  
    the Quadrant  
    IO_CLKH[7:0]  
    IO_CLKC[7:0]  
    IO_CLKD[7:0]  
    8
    8
    IO_CLKG[7:0]  
    24 Clocks in  
    the Quadrant  
    24 Clocks in  
    the Quadrant  
    8
    8
    8
    IO_CLKF[7:0]  
    IO_CLKE[7:0]  
    2–52  
    Altera Corporation  
    May 2007  
    Stratix II Device Handbook, Volume 1  

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