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    SAK-TC399XP-256F300S BC 参数 Datasheet PDF下载

    SAK-TC399XP-256F300S BC图片预览
    型号： SAK-TC399XP-256F300S BC
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Infineon releases its second generation AURIX microcontroller in embedded flash 40 nm technology. It comes back with an increase in performance, memory sizes, connectivity and more scalability to address the new automotive trends and challenges. This family has more than 20 products to provide the most scalable portfolio of safety microcontrol­ler. In terms of performance, the highest end product TC39x offers 6 cores running at 300 MHz and up to 6.9 MBytes embedded RAM, and consuming below 2 W. ]
    分类和应用：
    文件页数/大小： 548 页 / 21256 K
    品牌： INFINEON [ Infineon ]
     浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第200页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第201页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第202页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第203页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第205页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第206页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第207页浏览型号SAK-TC399XP-256F300S BC的Datasheet PDF文件第208页  
    TC39x BC/BD-Step  
    Pin Definition and Functions: LFBGA-292 Package Variant Pin Configuration  
    Table 2-28 Port 10 Functions (cont’d)  
    Ball  
    Symbol  
    Ctrl. Buffer  
    Type  
    Function  
    B4  
    P10.8  
    I
    SLOW /  
    PU1 /  
    VEXT /  
    ES  
    General-purpose input  
    GTM_TIM4_IN0_13  
    GTM_TIM1_IN5_2  
    GTM_TIM0_IN5_2  
    CAN12_RXDB  
    GPT120_T4INB  
    QSPI3_SCLKB  
    SCU_E_REQ1_2  
    Mux input channel 0 of TIM module 4  
    Mux input channel 5 of TIM module 1  
    Mux input channel 5 of TIM module 0  
    CAN receive input node 2  
    Trigger/gate input of timer T4  
    Slave SPI clock inputs  
    ERU Channel 1 inputs 0 to 5 (0 is the LSB and 5 is the  
    MSB)  
    CCU60_CCPOS2C  
    Hall capture input 2  
    CAN receive input node 0  
    External RAMP B input  
    General-purpose output  
    GTM muxed output  
    Ready to send output  
    Master SPI clock output  
    Reserved  
    CAN20_RXDB  
    RIF1_RAMP1B  
    P10.8  
    O0  
    O1  
    O2  
    O3  
    O4  
    O5  
    O6  
    O7  
    GTM_TOUT110  
    ASCLIN2_ARTS  
    QSPI3_SCLK  
    —
    —
    —
    —
    Reserved  
    Reserved  
    Reserved  
    Data Sheet  
    204  
    V 1.2, 2021-03  
    OPEN MARKET VERSION  

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