ICS345
三重PLL现场可编程SS VersaClock合成
EPROM时钟合成器
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹（常用
使用的线路阻抗） ，放置一个33Ω的电阻串联
时钟线，尽量靠近时钟输出引脚成为可能。
时钟输出的额定阻抗是20Ω
.
它们应该被分开并远离其他痕迹。
3 ）为了减少EMI，在33Ω串联终端电阻（如果
需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他信号通路减少
层。
去耦电容
对于任何高性能的混合信号IC，该ICS345
必须从系统的电源噪声隔离，以执行
最佳状态。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS345配置能力
该ICS345的结构允许用户容易地
将设备配置为一个宽范围的输出频率，
对于给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以被设置
M的范围内为1至2048且N = 1至1024 。
该ICS345还提供了单独的输出分频值，
从2到20 ，以允许两个输出时钟银行
支持广泛的，从同一不同的频率值
PLL 。
每个输出频率可以表示为：
OutputFreq
晶体负载电容
该器件晶振连接应包括垫
从X1的小电容到地，从X2到地面。
这些电容器用于调节的杂散电容
主板相匹配的要求名义上晶体负载
电容。由于负载电容只能是
在此修整过程中增加时，它保持是非常重要的
杂散电容为最小通过使用非常短的印刷电路板
痕迹（没有通孔）的晶体和器件之间。水晶
电容器必须从每一个引脚X1的连接和
X 2接地。
这些水晶瓶盖应等于的值（单位为pF ） （C
L
-6
pF的）* 2 。在这个方程，C
L
=在pF的晶体负载电容。
例如：对于具有16 pF负载电容的晶体，每
晶电容器将是20 pF的[（ 16-6 ） ×2 = 20] 。
=
REFFREQ
-------------------------------------
-
OutputDivide
⋅
M
----
-
N
IDT VersaClock软件
IDT应用多年的PLL优化经验为用户
接受用户的目标参考友好的软件
时钟和输出频率，并产生最低的抖动，
最低功耗的配置，只用按一个按钮。
用户并不需要有现有的PLL经验或
确定最佳VCO的频率来支持多个
输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并提供
一个容易理解的，条形码评级目标输出
频率。用户可以评估输出精度，
性能折衷的方案以秒为单位。
PCB布局建议
为确保最佳的设备性能和最低的输出相位
噪音，遵循以下原则应得到遵守。
1 ）每一个0.01μF去耦电容应安装在
电路板的元件侧尽可能靠近VDD引脚
可能。无孔应脱钩之间使用
电容和VDD引脚。 PCB走线连接到VDD引脚应
越短越好，因为要在PCB走线到
通过地面。
2）外部晶振应安装只是旁边
设备与短的走线。 X1和X2的痕迹不应该
接下来要路由到彼此以最小的空间，而不是
IDT ™ / ICS ™
TRIPLE PLL现场可编程SS VERSACLOCK SYNTHESIZER 3
ICS345
REV ķ 110207
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
