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ICS1493-17
时钟合成器的便携式系统
针
数
18
19
20
.
针
名字
VDD
X2
X1
针
TYPE
动力
产量
输入
连接至+1.8 V.
引脚说明
连接27 MHz晶振或浮动的时钟输入。
水晶连接。连接到27 MHz的晶振或时钟输入。
外部元件
去耦电容
对于任何高性能的混合信号IC，该
ICS1493-17必须从系统电源隔离
电源噪声，以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。该
PCB走线连接到VDD引脚应尽可能的短
可能的话，也应在PCB走线通过地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS1493-17 。这包括信号线
只是在器件下方，或在邻近的层
设备所使用的接地平面层。
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
I
2
C外部电阻连接
在SCK和SDATA引脚可以连接到任何
1.71 V至2.625 V之间的电压
晶体负载电容
无需外部晶体负载电容是必需的。对
节约分立元件的成本，该ICS1493-17
集成了片上电容来支持与水晶
CL = 10 pF的。它保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
晶体和器件之间。
MDS 1493年至1417年一
集成电路系统
●
3
525镭CE应力状态吨，萨ñ圣何塞， CA 951 26
●
修订版101005
TE L（ 08 4 ）297 -1201
●
W W瓦特I C S T 。 C 0米
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
