AV9108
引脚配置
FS0
GND
X1/ICLK
X2
1
2
3
4
8
7
6
5
REFCLK
VDD
CLK1
FS1
FS1
FS2
FS3
AGND
GND
PD
X1/ICLK
1
2
3
4
5
6
7
14
13
12
11
10
9
8
FS0
REFCLK
VDD
CLK1
OE （ CLK1 ）
OE （ REFCLK ）
X2
AV9108-05/-10
8引脚DIP ， SOIC
AV9108-03/-11
14引脚DIP ， SOIC
引脚说明的
AV9108-03 ， AV9108-05和AV9108-10
引脚数
-05/-10/-13
1
5
-03
14
1
2
3
4
5
6
7
8
9
10
11
12
13
针
名字
FS0
FS1
FS2
FS3
AGND
GMD
PD
X1/ICLK
X2
OE （ REFCLK ）
OE(CLK1)
CLK1
VDD
REFCLK
TYPE
输入
输入
输入
输入
-
-
输入
输入
产量
输入
输入
产量
-
产量
描述
频率选择0 CLK1 （ -03有上拉） 。
频率选择1为CLK1 （ -03有上拉） 。
频率选择2 CLK1 （ -03有上拉） 。
频率选择3 CLK1 （ -03有上拉） 。
模拟地。
数字地。
POWER- DOWN 。关闭芯片时低。内部上拉。
晶振输出或输入时钟频率。通常14.318兆赫
系统时钟。
晶振输出（无时钟时使用的连接）。
OUTPUT ENABLE 。三态REFCLK时低。引体向上。
OUTPUT ENABLE 。三态CLK1时低。引体向上。
CLOCK1输出（见解码表） 。
数字电源（ + 3V DC） 。
参考时钟输出。产生输入时钟的缓冲版本或
晶振频率（通常为14.318兆赫） 。
2
3
4
6
7
8
2
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
