ICS95V857
引脚说明
引脚名称
VDD
GND
AVDD
AGND
CLKT （9 ：0）
CLKC （9 ：0）
CLK_INC
CLK_INT
FB_OUTC
TYPE
PWR
PWR
PWR
PWR
OUT
OUT
IN
IN
OUT
电源， 2.5V
地
模拟电源， 2.5V
A N A L Ø克克Ø ü N D
"Tr ue"时钟的差分对输出
"Complementar y"时钟的差分对输出
"Complementar y"参考时钟输入
"True"参考时钟输入
"Complementar y"反馈输出，专门用于外部反馈。它
开关在相同的频率在CLK 。此输出必须连接
，以FB_INC
"True" "反馈输出，专门用于外部反馈。它切换
在相同的频率在CLK 。此输出必须连接到
FB_INT
"True"反馈输入，提供反馈信号到内部锁相环
与CLK_INT消除相位误差同步
"Complementar y"反馈输入信号提供给内部PLL
与CLK_INC同步，以消除相位误差
断电。 LVCMOS输入
描述
FB_OUTT
FB_INT
FB_INC
PD ＃
OUT
IN
IN
IN
此PLL时钟缓冲器是专为V
DD
2.5V的，一个AV
DD
的2.5V和差分数据输入和输出电平。
该
ICS95V857
是分配的差分时钟输入对（ CLK_INC ， CLK_INT ）十一个零延迟缓冲器
差分对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ Fb_out分别，
FB_OUTC ） 。时钟输出由输入时钟（ CLK_INC ， CLK_INT ） ，反馈时钟进行控制（ FB_INT ，
FB_INC ） ， 2.5 -V LVCMOS输入（ PD ＃ ）和模拟电源输入（ AV
DD
） 。当输入端（ PD ＃ ）为低，而电源
应用中，接收器被禁止时，PLL被关断和差分时钟输出为三态。当AV
DD
接地， PLL被关闭，旁路用于测试目的。
当输入频率小于所述锁相环， appproximately为20MHz的工作频率，该装置将输入
低功率模式。在差分输入端的输入的频率检测电路，独立于输入缓冲器，
将检测到的低频条件并执行相同的低功耗的特点为当（PD ＃ ）输入为低。当
输入频率增加至大于约20MHz时，PLL将被重新打开时，输入和
输出将被启用和PLL将得到的反馈时钟对（ FB_INT ， FB_INC ）与输入之间的相位锁定
时钟对（ CLK_INC ， CLK_INT ） 。
该PLL的
ICS95V857
时钟驱动器使用的输入时钟（ CLK_INC ， CLK_INT ）和反馈时钟（ FB_INT ，
FB_INC ）提供高性能，低偏移，低抖动，输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。该
ICS95V857
也能够跟踪扩频时钟（SSC） ，从而降低EMI 。
该
ICS95V857
的特点是操作从0℃至85 ℃，并且将满足JEDEC标准82-1和82-1A类
A +注册DDR时钟驱动器。
0674U—01/27/09
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
