P ř Ë L I M I N A RY我N· Ø R M在I 0：N
ICS544-01
时钟分频器
引脚分配
X1/ICLK
X2
GND
S0
1
2
3
4
8
7
6
5
S1
VDD
OE
CLK
时钟分频器表
S1
0
0
1
1
S0
0
1
0
1
CLK
Input/32
Input/64
Input/256
Input/512
8引脚（ 150 mil）的SOIC
0 =直接连接到接地
1 =直接连接到VDD
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
X1/ICLK
X2
GND
S0
CLK
OE
VDD
S1
针
TYPE
XI
Xo
动力
输入
产量
输入
动力
输入
晶振或时钟输入。
引脚说明
连接到晶体晶振输入和平仓离场的时钟输入。
连接到地面。
选择0输出时钟。连接到GND或VDD ，每分以上表格。
内部上拉电阻。
每桌上面的时钟输出。
输出Enable.Tri态输出时钟时低。也将关闭振荡器
电路。内部上拉电阻。 OE = 1正常运行。
连接至2.25 V至3.6 V.
选择1的输出时钟。连接到GND或VDD ，每分以上表格。
内部上拉电阻。
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
芯片capacitors-
水晶电容应
从销X1连接到地和X2接地，以
优化的初始精度。这些值（单位为pF ）
水晶瓶盖等于（C
L
-12） * 2在这个等式中，
C
L
= PF中的晶体负载电容。例如，对于一
晶体与16 pF负载上限，每一个外部晶振帽
将8 pF的。 [ （ 16-12 ）×2 ] = 8 。
去耦电容
对于任何高性能的混合信号IC，该
ICS544-01必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
之间VDD与PCB地平面。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应安装
在电路板的元件侧靠近
MDS 544M - 01 A
2
修订版041505
集成电路系统公司
●
525马街，圣何塞，加利福尼亚95126
●
电话：（ 408 ） 297-1201
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
