GM71C(S)17403C/CL
18.在延迟写入或读 - 修改 - 写周期， OE必须禁止输出缓冲器申请之前，
数据到该设备。 RAS是复位后，如果T
OEH
＆ GT ; = T
CWL
，在I / O引脚将保持开路（高
阻抗） ;如果T
OEH
＆ LT ; = T
CWL
，无效数据会出在每个I / O 。
19. 16M的DRAM ，提供一个16位的时间节省并行测试模式。地址CA0和CA1的
4M X 4顷在测试模式不在乎。测试模式是通过执行一个WE-和-CAS先接后定
RAS （ WCBR ）周期。在16位并行测试模式中，数据在每个I写入4位并行输入/输出
（ I / O1到I / O 4 ），并从每个I / O读出。如果4位每个I / O都相等（均为1或0 ） ，数据
输出管脚测试模式中的读周期的高状态，则该设备已经过去。如果它们不
相等时，数据输出引脚为低态，则该设备发生故障。在测试模式下刷新
操作可通过正常的读周期或由WCBR刷新周期来执行。为了摆脱测试
模式并进入正常操作模式，执行以下任一常规的CAS先于RAS的刷新
周期或RAS只刷新周期。
20.在一个测试模式读出周期中，该值
t
RAC
,
t
AA
,
t
CAC
和
t
ACP
由2ns的延迟为5ns的
指定的值。这些参数应在测试模式下循环通过添加上述被指定
值本数据表中指定的值。
21. t
RAS
（分钟） - 吨
RWD
（ MIN ） + T
RWL
（ MIN ） + T
T
在读 - 修改 - 写周期。
22. t
CAS
（分钟） - 吨
CWD
（ MIN ） + T
CWL
（ MIN ） + T
T
在读 - 修改 - 写周期。
23. t
关闭
和T
OFR
由RAS或CAS的存货上升沿来确定。
24. t
CSH
（分钟）就可以实现当t
RCD
< = T
CSH
（分钟） - 吨
CAS
（最小值） 。
修订版0.1 / Apr'01
HYNIX [ HYNIX SEMICONDUCTOR ]
