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HY5DS283222BF-4 参数 Datasheet PDF下载

HY5DS283222BF-4图片预览
型号: HY5DS283222BF-4
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内容描述: 128M ( 4Mx32 ) GDDR SDRAM [128M(4Mx32) GDDR SDRAM]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 28 页 / 322 K
品牌: HYNIX [ HYNIX SEMICONDUCTOR ]
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1HY5DS283222BF(P)  
AC CHARACTERISTICS - I (AC operating conditions unless otherwise noted)  
28  
33  
36  
4
Unit Note  
Parameter  
Symbol  
Min  
17  
Max  
Min  
15  
17  
9
Max  
Min  
14  
16  
9
Max  
Min  
13  
15  
8
Max  
Row Cycle Time  
tRC  
tRFC  
tRAS  
-
-
-
-
-
-
-
-
CK  
CK  
CK  
Auto Refresh Row Cycle Time  
Row Active Time  
19  
10  
100K  
100K  
100K  
100K  
Row Address to Column Address  
Delay for Read  
6
-
6
-
5
-
5
-
tRCDRD  
CK  
Row Address to Column Address  
Delay for Write  
4
4
1
-
-
-
3
3
1
-
-
-
2
3
1
-
-
-
2
3
1
-
-
-
tRCDWR  
tRRD  
CK  
CK  
CK  
Row Active to Row Active Delay  
Column Address to Column Address  
Delay  
tCCD  
6
4
2
-
-
-
6
3
2
-
-
-
5
3
2
-
-
-
5
3
2
-
-
-
Row Precharge Time  
tRP  
tWR  
tDRL  
CK  
CK  
CK  
Write Recovery Time  
Last Data-In to Read Command  
Auto Precharge Write Recovery +  
Precharge Time  
10  
-
9
-
8
-
8
-
tDAL  
tCK  
CK  
ns  
CL=5  
System Clock Cycle Time  
CL=4  
2.8  
-
10  
-
3.3  
-
10  
-
3.6  
-
10  
-
4
10  
10  
4
Clock High Level Width  
tCH  
tCL  
0.45  
0.45  
-0.6  
-0.6  
0.55  
0.55  
0.6  
0.6  
0.45  
0.45  
-0.6  
-0.6  
0.55  
0.55  
0.6  
0.6  
0.45  
0.45  
-0.6  
-0.6  
0.55  
0.55  
0.6  
0.6  
0.45  
0.45  
-0.6  
-0.6  
0.55  
0.55  
0.6  
CK  
CK  
ns  
ns  
Clock Low Level Width  
Data-Out edge to Clock edge Skew  
DQS-Out edge to Clock edge Skew  
tAC  
tDQSCK  
0.6  
DQS-Out edge to Data-Out edge  
Skew  
-
0.35  
-
0.35  
-
0.4  
-
0.4  
tDQSQ  
ns  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
Data-Out hold time from DQS  
Clock Half Period  
tQH  
tHP  
-
-
-
-
-
-
-
-
ns  
ns  
1,6  
1,5  
tCH/L  
min  
tCH/L  
min  
tCH/L  
min  
tCH/L  
min  
Data Hold Skew Factor  
Input Setup Time  
tQHS  
tIS  
-
0.35  
-
-
0.35  
-
-
0.4  
-
-
0.4  
-
ns  
ns  
6
2
2
0.75  
0.75  
0.4  
0.75  
0.75  
0.4  
0.75  
0.75  
0.4  
0.75  
0.75  
0.4  
Input Hold Time  
tIH  
-
-
-
-
ns  
Write DQS High Level Width  
Write DQS Low Level Width  
Clock to First Rising edge of DQS-In  
tDQSH  
tDQSL  
tDQSS  
0.6  
0.6  
1.15  
0.6  
0.6  
1.15  
0.6  
0.6  
1.15  
0.6  
0.6  
1.15  
CK  
CK  
CK  
0.4  
0.4  
0.4  
0.4  
0.85  
0.85  
0.85  
0.85  
Rev. 1.0 / Feb. 2005  
24  
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