GS4576C09/18/36L
576Mb Address Mapping in Multiplexed Address Mode
Address
A9
A9
Burst
Length
Data Width
Ball
A0
A0
X
A3
A3
A1
A3
A1
A3
A1
A3
A1
A3
A1
A3
A1
A3
A1
A3
A1
A3
A1
A4
A4
A2
A4
A2
A4
A2
A4
A2
A4
A2
A4
A2
A4
A2
A4
A2
A4
A2
A5
A5
X
A8
A8
A6
A8
A6
A8
A6
A8
A6
A8
A6
A8
A6
A8
A6
A8
A6
A8
A6
A10
A10
A19
A10
X
A13
A13
A11
A13
A11
A13
A11
A13
A11
A13
A11
A13
A11
A13
A11
A13
A11
A13
A11
A14
A14
A12
A14
A12
A14
A12
A14
A12
A14
A12
A14
A12
A14
A12
A14
A12
A14
A12
A17
A17
A16
A17
A16
A17
A16
A17
A16
A17
A16
A17
A16
A17
A16
A17
A16
A17
A16
A18
A18
A15
A18
A15
X
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
Ax
Ay
2
A7
A0
X
A5
X
A9
x36
4
8
2
4
8
2
4
8
A7
A0
X
A5
X
A9
A10
X
A7
A15
A18
A15
A18
A15
A18
A15
A18
A15
A18
A15
A18
A15
A0
A20
A0
X
A5
X
A9
A10
A19
A10
A19
A10
X
A7
A5
X
A9
x18
A7
A0
X
A5
X
A9
A7
A0
A20
A0
A20
A0
X
A5
A21
A5
X
A9
A10
A19
A10
A19
A10
A19
A7
A9
x9
A7
A5
X
A9
A7
Notes:
X= Don’t Care.
Configuration in Mulitplexed Mode
In Multiplexed Address mode, the Read and Write latencies are increased by one clock cycle. However, the LLDRAM II cycle time
remains the same as when in Nonmultiplexed Address mode.
Cycle Time and Read/Write Latency Configuration in Mulitplexed Mode
Configuration
Parameter
Units
2
2, 3
2
3
5
1
4
tRC
4
6
8
3
4
5
5
tCK
tCK
tCK
MHz
tRL
tWL
5
6
7
8
9
10
6
7
Valid Frequency Range
266–175
400–175
533–175
200–175
333–175
Notes:
1. tRC < 20 ns in any configuration is only available with –24 and –18 speed grades.
2. Minimum operating frequency for –18 is 370 MHz.
3. The minimum tRC is typically 3 cycles, except in the case of a Write followed by a Read to the same bank. In this instance the minimum
tRC is 4 cycles.
Rev: 1.04 11/2013
32/62
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