表1-1 ：引脚说明（续）
引脚数
23, 25, 26, 27
名字
STAT [0：3 ]
定时
同步
与PCLK或
RD_CLK
TYPE
产量
描述
MULTI功能I / O端口
信号
水平LVCMOS / LVTTL
兼容。
可编程的多功能输出。通过编程
位
is
在IO_CONFIG寄存器，每个引脚
可以
输出下列情况之一
信号：
• H
• V
• F
• FIFO_LD
• ANC_DETECT
• EDH_DETECT
• FIFO_FULL
• FIFO_EMPTY
这些引脚被设置为
某些默认
值
根据
对
CON组fi guration
的
设备
和内部FIFO模式中选择。
SEE
为
详细信息。
24, 28, 42
IO_GND
不
同步
–
输入
动力
输入
接地连接
为
数字
I / O 。
CONNECT
to
GND 。
30
RD_CLK
FIFO读
时钟
信号
水平LVCMOS / LVTTL
兼容。
应用层
钟
并行
数据
从FIFO上的
上升RD_CLK的边缘。
31
RD_RESET
同步
与RD_CLK
输入
FIFO读RESET
信号
水平LVCMOS / LVTTL
兼容。
有效的输入只有当
设备
在
SMPTE
模式（ SMPTE_BYPASS
= HIGH和DVB-ASI =低） ，并且内部FIFO是
CON连接gured
视频模式（视频
一个高电平到低电平跳变将复位FIFO指针来解决
存储器的零。
32 - 41
DOUT [0： 9]
同步
与RD_CLK
或PCLK
产量
并行视频数据总线
信号
水平LVCMOS / LVTTL
兼容。
当内部FIFO使能和
CON连接gured
对于任何一个视频
模式或DVB-ASI模式下，并行
数据
将
时钟源
出的
设备
上RD_CLK的上升沿。
当内部FIFO是在
绕行
模式，并行
数据
将
be
主频
出的
设备
在PCLK的上升沿。
DOUT9是MSB和DOUT0是LSB 。
44
PCLK
–
产量
像素
时钟
产量
信号
水平LVCMOS / LVTTL
兼容。
27MHz的并行
时钟
输出。
GS9090A GenLINX® III 270MB / s的解串器
数据表
34714 - 7
2010年5月
9 73
GENNUM [ GENNUM CORPORATION ]
