GS9092数据表
表1-1 ：引脚说明（续）
针
数
12
名字
IOPROC_EN
定时
不
同步
TYPE
输入
描述
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于启用或禁用该I / O处理的功能。
设置为高电平时，该设备的下列I / O处理功能
启用：
• SMPTE 352M载荷标识数据包的生成和插入
•非法代码重映
• EDH生成和插入
•辅助数据校验和插入
• TRS生成和插入
要启用这些功能的一个子集，保持IOPROC_EN引脚为高电平
并禁用个别的要素在IOPROC_DISABLE寄存器
访问经由所述主机接口。
当该引脚设置为低电平时，器件将进入低延时模式。
注：当内部FIFO配置为视频模式或附属
数据插入模式下， IOPROC_EN引脚必须设置为高电平。
13
JTAG / HOST
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于选择JTAG测试模式或主机接口模式。
设置为高电平时， CS_TMS ， SCLK_TCK ， SDOUT_TDO和SDIN_TDI
配置为JTAG边界扫描测试。
当设置低， CS_TMS ， SCLK_TCK ， SDOUT_TDO和SDIN_TDI
配置为GSPI引脚正常主机接口操作。
14
RESET
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于复位内部的操作条件，以默认设置，或
复位JTAG测试序列。
主机模式（ JTAG / HOST = LOW ） ：
当低电平时，所有功能模块将被设置为默认
条件， SDO和SDO是静音，所有的输入信号变高
与该异常的STAT引脚将被驱动的阻抗
低。
当设定高时，该装置的正常操作之后恢复10usec
复位信号的低电平到高电平跳变。
JTAG测试模式（ JTAG / HOST =高） ：
当低电平时，所有功能模块将被设置为默认的
JTAG测试序列将保持在复位状态。
当设置为高， JTAG测试序列恢复正常工作。
注：上电复位要求请参阅
15, 45
CORE_VDD
不
同步
输入
动力
电源数字逻辑块。连接到+ 1.8V DC 。
注：对于电源排序要求，请参阅
28202 - 2
2005年9月
7 58
GENNUM [ GENNUM CORPORATION ]
