GS9090B数据表
表1-1 ：引脚列表和说明（续）
30
RD_CLK
–
输入
FIFO的读时钟
信号电平LVCMOS / LVTTL兼容。
该并行数据将时钟从FIFO上的上升沿
RD_CLK 。
31
RD_RESET
同步
与RD_CLK
输入
FIFO读RESET
信号电平LVCMOS / LVTTL兼容。
有效的输入，只有当器件处于SMPTE模式（ SMPTE_BYPASS
= HIGH和DVB-ASI =低） ，并且内部FIFO配置为
视频模式（请参阅
一个高电平到低电平跳变将复位FIFO指针，以解决零
的存储器。
32 - 41
DOUT [0： 9]
同步
与RD_CLK
或PCLK
产量
并行视频数据总线
信号电平LVCMOS / LVTTL兼容。
当内部FIFO使能，并配置为视频
模式或DVB- ASI模式，并行数据将被同步输出设备
上RD_CLK的上升沿。
当内部FIFO处于旁路模式时，并行数据将被计时
列于PCLK的上升沿设备。
DOUT9是MSB和DOUT0是LSB 。
44
PCLK
–
产量
像素时钟输出
信号电平LVCMOS / LVTTL兼容。
平行的27MHz时钟输出。
46
锁定
同步
与PCLK
产量
状态信号输出
信号电平LVCMOS / LVTTL兼容。
锁定信号为高电平时该器件具有正确
在SMPTE的方式接收并锁定到SMPTE标准的数据或
在DVB-ASI模式DVB-ASI兼容的数据时，或者当具有时钟恢复器
在数据通过模式来实现锁定。
这将是低电平，否则。当该信号为低电平时，所有的数字输出
信号将被强制为逻辑低电平。
47
DVB_ASI
不
同步
输入/
产量
控制信号输入/状态信号输出
信号电平LVCMOS / LVTTL兼容。
该引脚为输入手动模式，并输出由该装置中设置
AUTO模式。
自动模式（ AUTO / MAN =高） ：
该DVB_ASI信号将是高电平，只有当该设备已被锁定在一个
DVB -ASI标准的数据流。这将是低电平，否则。
手动模式（ AUTO / MAN = LOW ） ：
当该引脚置高，器件将被配置为工作在
DVB- ASI模式。该SMPTE_BYPASS引脚将被忽略。
当设置低，设备将不支持解码或字
收到DVB - ASI数据的对齐方式。
40749 - 2
2007年1月
9 71
GENNUM [ GENNUM CORPORATION ]
