GS9062数据表
表1-1 ：引脚说明（续）
针
数
18
名字
SMPTE_BYPASS
定时
不
同步
TYPE
输入
描述
控制信号输入
信号电平LVCMOS / LVTTL兼容。
当与DVB_ASI置于高结合= LOW时，该装置
将被配置在SMPTE的模式下操作。所有的I / O处理
特征可以在这种模式下被启用。
当设置低，设备将不支持加扰或
接收SMPTE数据的编码。没有I / O处理功能
将可用。
19
RSET
类似物
输入
用于设置串行数字输出信号的幅度。连接
CD_VDD通过了为800mV 281Ω +/- 1 ％
p-p
单端输出
摆动。
电源连接的串行数字电缆驱动器。
连接到+ 1.8V的直流模拟。
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于启用或禁用串行数字输出级。
当置为低电平时，串行数字输出信号SDO和SDO
被禁用，并成为高阻抗。
当设定高时，串行数字输出信号SDO和SDO
被启用。
20
21
CD_VDD
SDO_EN / DIS
–
不
同步
动力
输入
22
23, 24
CD_GND
SDO ， SDO
–
类似物
动力
产量
接地连接的串行数字电缆驱动器。连接
模拟GND 。
串行数字输出信号在270MB / s的运行。
这些输出的转换速率自动控制，以满足
SMPTE 259M的规格。
25
RESET_TRST
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于复位内部操作条件为默认设置
和复位JTAG测试序列。
主机模式（ JTAG / HOST = LOW ）
当低电平时，所有功能模块将被设置为默认
条件下，所有输入和输出信号成为高
阻抗，包括串行的数字输出，SDO和SDO 。
必须设置为HIGH器件正常工作。
JTAG测试模式（ JTAG / HOST =高）
当低电平时，所有功能模块将被设置为默认
和JTAG测试序列将保持在复位状态。
当设置的JTAG测试序列高，正常运行
重新开始。
26
JTAG / HOST
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于选择JTAG测试模式或主机接口模式。
设置为高电平时， CS_TMS ， SDOUT_TDO ， SDI_TDI和
SCLK_TCK配置为JTAG边界扫描测试。
当设置低， CS_TMS ， SDOUT_TDO ， SDI_TDI和
SCLK_TCK配置为GSPI引脚正常宿主
界面操作。
22209 - 7
2007年2月
7 46
GENNUM [ GENNUM CORPORATION ]
