V
DD
V
DD
V
DD
R
EXT
SWC
6k8
C
EXT
外
组件
GND
产量
GS9000D
图。 5引脚15 SWC
图。 6引脚3 , 16 , 17 , 19 - 25 , 27 , 28
SWF , HSYNC , SSI , SSD , PCLK , PD0-9
t
CLKL
=
t
CLKH
1/
T
2
1/
2
T
串行
时钟
( SCI)的
50%
并行
数据
(PDN)
串行
数据
( SDI)的
并行
时钟
( PCLK )
50%
t
SU
t
HOLD
图。 7波形
t
D
测试设置&应用信息
图8显示了测试设置为GS9000D操作
从V
DD
供给的+5伏。差分伪ECL
输入为DATA和CLOCK(引脚5,6,7和8 )必须
3.0和4.05伏之间失之偏颇。
在应用程序中
如图11所示的电路中,这些输入可以是直接
从GS7025时钟恢复接收机的输出驱动
其电阻值的设定,如图所示。
在其他情况下,如真正的ECL电平驱动输出,两
需要在DATA和CLOCK偏置电阻
输入信号必须在交流耦合的。
去耦电容连接到这一点至关重要
引脚12,13和18的芯片类型,并尽可能靠近
尽可能器件引脚。
在关键的高速输入,如串行数据
(管脚5和6)和串行时钟(引脚7和8) ,位于
沿着器件封装的一侧,以保持极短的
互连与GS7025接口连接时,
接收器。
如果自动标准选择功能没有被使用,则
标准选择位(引脚9和10 )不必是
连接,但是在控制输入(引脚11 )应
接地。
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