GS1560A / GS1561数据表
1.3引脚说明
表1-1 ：引脚说明
针
数
1
2
3
4
5
名字
CP_VDD
PDBUFF_GND
PD_VDD
BUFF_VDD
CD1
定时
–
–
–
–
不
同步
TYPE
动力
动力
动力
动力
输入
描述
电源连接于所述电荷泵。连接到+ 3.3V DC
模拟。
接地为鉴相器和串行数字输入缓冲器。
连接到模拟地。
电源连接为鉴相器。连接到+ 1.8V DC
模拟。
电源连接的串行数字输入缓冲器。连接
+ 1.8V直流模拟。
状态信号输入
信号电平LVCMOS / LVTTL兼容。
用于指示串行数字输入信号的存在。通常
由Gennum公司的自动电缆均衡器生成的。
当低，在DDI1和DDI1收到的串行数字输入信号
销被认为是有效的。
当高电平时，相关的串行数字输入信号被认为是
无效的。在这种情况下，锁定信号被置为低电平和所有并行输出
被静音。
6, 8
7
9
DDI1 ， DDI1
TERM1
DVB_ASI
类似物
类似物
不
同步
输入
输入
输入/
产量
差分输入对串行数字输入1 。
终止串行数字输入1 AC夫妇EQ_GND 。
控制信号输入/状态信号输出
信号电平LVCMOS / LVTTL兼容。
该引脚将输入由从机模式的应用层设置，并且将
是由设备在主模式下设置输出。
主模式（ MASTER / SLAVE =高）
该DVB_ASI信号将是高电平，只有当该设备已被锁定在一个
DVB -ASI标准的数据流。这将是低电平，否则。
从模式（ MASTER / SLAVE = LOW ）
当与SD / HD =高和SMPTE_BYPASS一起HIGH设置
= LOW时，该装置将被配置在DVB-ASI模式下操作。
当设置低，设备将不支持解码或字对齐
收到DVB -ASI数据。
10
IP_SEL
不
同步
输入
控制信号输入
信号电平LVCMOS / LVTTL兼容。
用于选择DDI1 / DDI1或DDI2 / DDI2作为串行数字输入信号，
和CD1或CD2作为载波检测输入信号。
当设定高， DDI1 / DDI1被选择为串行数字输入和
CD1被选择作为载波检测输入信号。
当设置为低， DDI2 / DDI2串行数字输入和CD2载波检测
输入信号被选择。
27360 - 2007年1月10日
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