标准总线IP ：高速USB 2.0设备控制器
富士通宏
F_USB20LP
PHY
链接
中央处理器
终点
FIFO
打断
协议引擎（ UDC - 20 ）
本地总线接口
本地CPU总线（ 32位）
内部总线
PHY
内存
USB
UTMI
控制
状态
注册
只读存储器
特点
完全符合USB 2.0设备控制器标准
集成PHY宏减少了系统成本和节省空间
支持高速数据传输（480Mbps ）和全速（ 12Mbps的）
定制终端数量和配置
UTMI （ USB 2.0收发器宏单元接口）
描述
链接
协议引擎（ UDC - 20 ）是一种完全可综合的软核的
支持高速（ 480 Mbps）的全速（ 12Mbps的）信号
比特率。
协议引擎通过处理基本的USB降低了CPU的负担
2.0协议的硬件。
端点数目，配置和其FIFO密度
是柔性的。以下是配置的例子之一。
1 ）端点0
2 ）端点0
3 ）终点1
4 ）终点2
5 ）终点3
控制输出
在控制
批量退房
散装
在中断
64Byte
64Byte
512字节（双缓冲）
512字节（双缓冲）
64Byte
概观
富士通USB 2.0设备控制器是一个可合成核心合适
对于不同的过程。对应于0.18微米的物理接口
与0.11微米技术（支持高和全速运转）
也可用于集成。
通用CPU接口可以很容易地集成到整体
ASIC 。不同的端点可用于应用如
打印机，扫描仪，数字照相机，蓝牙设备，数字集
机顶盒，电缆调制解调器和PC接入点，以高速无线
连接。
集成SIE执行同步模式识别，位
填充/剥离， CRC校验/产生，串行/并行转换，
PID验证，地址识别和握手评估/
反应。
宏解码和处理标准的USB命令。设备
类的特定命令被传递到ASIC进一步
处理。
PHY
PHY块由0.18微米的硬宏和软宏
（接收块） 。
PHY模块支持高速数据传输（480Mbps ）和全速（ 12Mbps的） 。
包含高速模拟模块和高速SERDES
（串行器及解串器逻辑），并提供一个并行接口
为UDC - 20发动机的协议。
16位并行连接链接
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