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    DS_FT313H 参数 Datasheet PDF下载

    DS_FT313H图片预览
    型号： DS_FT313H
    PDF下载： 下载PDF文件 查看货源
    内容描述： 该FT313H是一个高速通用串行总线（ USB ）主机控制器，通用串行总线规范2.0版兼容，并支持高达480M bit / s的数据传输速度。 [The FT313H is a Hi-Speed Universal Serial Bus (USB) Host Controller compatible with Universal Serial Bus Specification Rev 2.0 and supports data transfer speeds of up to 480M bit/s.]
    分类和应用： 数据传输控制器
    文件页数/大小： 64 页 / 1588 K
    品牌： FTDI [ FUTURE TECHNOLOGY DEVICES INTERNATIONAL LTD. ]
     浏览型号DS_FT313H的Datasheet PDF文件第42页浏览型号DS_FT313H的Datasheet PDF文件第43页浏览型号DS_FT313H的Datasheet PDF文件第44页浏览型号DS_FT313H的Datasheet PDF文件第45页浏览型号DS_FT313H的Datasheet PDF文件第47页浏览型号DS_FT313H的Datasheet PDF文件第48页浏览型号DS_FT313H的Datasheet PDF文件第49页浏览型号DS_FT313H的Datasheet PDF文件第50页  
    Document No.: FT_000589
    FT313H USB2.0 HS Host Controller Datasheet Version 1.1
    Clearance No.: FTDI# 318
    6.4 Timing
    6.4.1 PIO timing
    SRAM
    PIO timing characteristics (Ambient Temperature = -40°C to +85°C)
    VCC(I/O)=1.8V
    Parameter
    Description
    Min
    Max
    Min
    Max
    Min
    Max
    VCC(I/O)=2.5V
    VCC(I/O)=3.3V
    Unit
    Tcs
    CS_N setup time
    before WR_N / RD_N
    low
    CS_N hold time after
    WR_N / RD_N high
    CS_N pulse width for
    read
    CS_N pulse width for
    write
    address setup time
    before WR_N / RD_N
    low
    Address Hold Time
    after WR_N/RD_N
    LOW
    Address Latch Pulse
    Width
    Write Cycle Time
    WR_N Pulse Width
    RD_N High to Output
    Hi-Z
    WR_N High to Input
    Hi-Z
    0
    -
    0
    -
    0
    -
    ns
    Tch
    0
    -
    0
    -
    0
    -
    ns
    Tcp
    40
    -
    40
    -
    40
    -
    ns
    40
    -
    40
    -
    40
    -
    ns
    ns
    0
    -
    0
    -
    0
    -
    Tasrw
    ns
    0
    -
    0
    -
    0
    -
    Tahrw
    Tap
    Twc
    Twp
    Tdh
    ns
    80
    40
    4
    -
    -
    9
    79
    40
    4
    -
    -
    7
    78.5
    40
    4
    -
    -
    6
    ns
    ns
    ns
    0
    -
    0
    -
    0
    -
    ns
    Tdadvh
    DATA Setup Time
    before DATA Latch
    RD_N Low to DATA
    Output Enable
    RD_N Pulse Width
    Read Cycle Time
    6
    -
    6
    -
    6
    -
    ns
    Toe
    Trp
    Trc
    8
    40
    80
    -
    -
    -
    7
    40
    79.5
    -
    -
    -
    6
    40
    79
    -
    -
    -
    ns
    ns
    ns
    Table 6-10 SRAM PIO timing
    Copyright © 2012 Future Technology Devices International Limited
    46

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