Table of Contents
Part 1: Overview . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.
1.2.
1.3.
1.4.
1.5.
1.6.
56F8365/56F8165 Features . . . . . . . . . . . . . 5
Device Description . . . . . . . . . . . . . . . . . . . . 7
Award-Winning Development Environment . 9
Architecture Block Diagram . . . . . . . . . . . . 10
Product Documentation . . . . . . . . . . . . . . . 14
Data Sheet Conventions . . . . . . . . . . . . . . 14
Part 8: General Purpose Input/Output
(GPIO) . . . . . . . . . . . . . . . . . . . . . . . 130
8.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . 130
8.2. Memory Maps . . . . . . . . . . . . . . . . . . . . . . 130
8.3. Configuration . . . . . . . . . . . . . . . . . . . . . . . 130
Part 9: Joint Test Action Group (JTAG) . 135
9.1. JTAG Information . . . . . . . . . . . . . . . . . . . . 135
Part 2: Signal/Connection Descriptions . . . 15
2.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.2. Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . 18
Part 10: Specifications . . . . . . . . . . . . . . . 136
10.1. General Characteristics . . . . . . . . . . . . . . 136
10.2. DC Electrical Characteristics . . . . . . . . . . 140
10.3. AC Electrical Characteristics . . . . . . . . . . 144
10.4. Flash Memory Characteristics . . . . . . . . . 144
10.5. External Clock Operation Timing . . . . . . . 145
10.6. Phase Locked Loop Timing . . . . . . . . . . . 145
10.7. Crystal Oscillator Timing . . . . . . . . . . . . . 146
10.8. Reset, Stop, Wait, Mode Select, and
Interrupt Timing . . . . . . . . . . . . . . 146
10.9. Serial Peripheral Interface (SPI) Timing . 149
10.10. Quad Timer Timing . . . . . . . . . . . . . . . . 152
10.11. Quadrature Decoder Timing . . . . . . . . . . 152
10.12. Serial Communication Interface (SCI)
Timing . . . . . . . . . . . . . . . . . . . . . 153
10.13. Controller Area Network (CAN)
Timing . . . . . . . . . . . . . . . . . . . . . 154
10.14. JTAG Timing . . . . . . . . . . . . . . . . . . . . . 154
10.15. Analog-to-Digital Converter (ADC)
Parameters . . . . . . . . . . . . . . . . . 156
10.16. Equivalent Circuit for ADC Inputs . . . . . 159
10.17. Power Consumption . . . . . . . . . . . . . . . . 159
Part 3: On-Chip Clock Synthesis (OCCS) . . 34
3.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.2. External Clock Operation . . . . . . . . . . . . . . 34
3.3. Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Part 4: Memory Map . . . . . . . . . . . . . . . . . . . 36
4.1.
4.2.
4.3.
4.4.
4.5.
4.6.
4.7.
4.8.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Program Map . . . . . . . . . . . . . . . . . . . . . . .
Interrupt Vector Table . . . . . . . . . . . . . . . . .
Data Map . . . . . . . . . . . . . . . . . . . . . . . . . .
Flash Memory Map . . . . . . . . . . . . . . . . . . .
EOnCE Memory Map . . . . . . . . . . . . . . . . .
Peripheral Memory Mapped Registers . . . .
Factory Programmed Memory . . . . . . . . . .
36
37
39
42
43
44
45
76
Part 5: Interrupt Controller (ITCN) . . . . . . . . 77
5.1.
5.2.
5.3.
5.4.
5.5.
5.6.
5.7.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 77
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Functional Description . . . . . . . . . . . . . . . . 77
Block Diagram . . . . . . . . . . . . . . . . . . . . . . 79
Operating Modes . . . . . . . . . . . . . . . . . . . . 79
Register Descriptions . . . . . . . . . . . . . . . . . 80
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Part 11: Packaging . . . . . . . . . . . . . . . . . . . 161
11.1. 56F8365 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . . 161
11.2. 56F8165 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . . 164
Part 6: System Integration Module (SIM) . 108
6.1.
6.2.
6.3.
6.4.
6.5.
6.6.
6.7.
6.8.
6.9.
Introduction . . . . . . . . . . . . . . . . . . . . . . . .
Features . . . . . . . . . . . . . . . . . . . . . . . . . .
Operating Modes . . . . . . . . . . . . . . . . . . .
Operating Mode Register . . . . . . . . . . . . .
Register Descriptions . . . . . . . . . . . . . . . .
Clock Generation Overview . . . . . . . . . . .
Power-Down Modes Overview . . . . . . . . .
Stop and Wait Mode Disable Function . . .
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . .
108
108
109
109
110
125
125
126
126
Part 12: Design Considerations . . . . . . . . 168
12.1. Thermal Design Considerations . . . . . . . . 168
12.2. Electrical Design Considerations . . . . . . . 169
12.3. Power Distribution and I/O Ring
Implementation . . . . . . . . . . . . . . 170
Part 13: Ordering Information . . . . . . . . . 171
Part 7: Security Features . . . . . . . . . . . . . . 127
7.1. Operation with Security Enabled . . . . . . . 127
7.2. Flash Access Blocking Mechanisms . . . . 127
56F8365 Technical Data, Rev. 6.0
4
Freescale Semiconductor
Preliminary
FREESCALE [ FREESCALE SEMICONDUCTOR, INC ]
