Table of Contents
Part 1: Overview . . . . . . . . . . . . . . . . . . . . . . . 7
1.1.
1.2.
1.3.
1.4.
1.5.
1.6.
56F8323/56F8123 Features . . . . . . . . . . . . . 7
Device Description . . . . . . . . . . . . . . . . . . . . 9
Award-Winning Development Environment 10
Architecture Block Diagram . . . . . . . . . . . . 11
Product Documentation . . . . . . . . . . . . . . . 15
Data Sheet Conventions . . . . . . . . . . . . . . . 15
Part 8: General Purpose Input/Output
(GPIO) . . . . . . . . . . . . . . . . . . . . . . 102
8.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . 102
8.2. Configuration. . . . . . . . . . . . . . . . . . . . . . . 102
8.3. Memory Maps . . . . . . . . . . . . . . . . . . . . . . 104
Part 9: Joint Test Action Group (JTAG) . . 104
9.1. JTAG Information . . . . . . . . . . . . . . . . . . . 104
Part 2: Signal/Connection Descriptions . . 16
2.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.2. Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . 19
Part 10: Specifications. . . . . . . . . . . . . . . . 105
10.1. General Characteristics . . . . . . . . . . . . . . 105
10.2. DC Electrical Characteristics. . . . . . . . . . 109
10.3. AC Electrical Characteristics . . . . . . . . . . 113
10.4. Flash Memory Characteristics. . . . . . . . . 114
10.5. External Clock Operation Timing . . . . . . 114
10.6. Phase Locked Loop Timing . . . . . . . . . . . 115
10.7. Crystal Oscillator Parameters . . . . . . . . . 115
10.8. Reset, Stop, Wait, Mode Select, and
Interrupt Timing . . . . . . . . . . . . . 117
10.9. Serial Peripheral Interface (SPI) Timing . . 119
10.10. Quad Timer Timing . . . . . . . . . . . . . . . . 122
10.11. Quadrature Decoder Timing . . . . . . . . . . 122
10.12. Serial Communication Interface
(SCI) Timing . . . . . . . . . . . . . . . . 123
10.13. Controller Area Network (CAN) Timing . 124
10.14. JTAG Timing . . . . . . . . . . . . . . . . . . . . . 124
10.15. Analog-to-Digital Converter
(ADC) Parameters . . . . . . . . . . . 126
10.16. Equivalent Circuit for ADC Inputs . . . . . 129
10.17. Power Consumption . . . . . . . . . . . . . . . . 129
Part 3: On-Chip Clock Synthesis (OCCS) . . 30
3.1.
3.2.
3.3.
3.4.
3.5.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
External Clock Operation . . . . . . . . . . . . . .
Use of On-Chip Relaxation Oscillator . . . . .
Internal Clock Operation . . . . . . . . . . . . . . .
Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .
30
30
31
32
33
Part 4: Memory Map. . . . . . . . . . . . . . . . . . . 33
4.1.
4.2.
4.3.
4.4.
4.5.
4.6.
4.7.
4.8.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Program Map. . . . . . . . . . . . . . . . . . . . . . . .
Interrupt Vector Table . . . . . . . . . . . . . . . . .
Data Map . . . . . . . . . . . . . . . . . . . . . . . . . . .
Flash Memory Map . . . . . . . . . . . . . . . . . . .
EOnCE Memory Map . . . . . . . . . . . . . . . . .
Peripheral Memory Mapped Registers . . . .
Factory Programmed Memory. . . . . . . . . . .
33
33
34
37
37
39
40
56
Part 5: Interrupt Controller (ITCN) . . . . . . . . 57
5.1.
5.2.
5.3.
5.4.
5.5.
5.6.
5.7.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Features . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Description . . . . . . . . . . . . . . . .
Block Diagram . . . . . . . . . . . . . . . . . . . . . . .
Operating Modes . . . . . . . . . . . . . . . . . . . . .
Register Descriptions . . . . . . . . . . . . . . . . .
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . .
57
57
57
59
59
60
82
Part 11: Packaging 131
11.1. 56F8323 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . . 131
11.2. 56F8123 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . 133
Part 6: System Integration Module (SIM) . . 83
6.1.
6.2.
6.3.
6.4.
6.5.
6.6.
6.7.
6.8.
6.9.
Introduction . . . . . . . . . . . . . . . . . . . . . . . . .
Features . . . . . . . . . . . . . . . . . . . . . . . . . . .
Operating Modes . . . . . . . . . . . . . . . . . . . .
Operating Mode Register . . . . . . . . . . . . . .
Register Descriptions . . . . . . . . . . . . . . . . .
Clock Generation Overview. . . . . . . . . . . . .
Power-Down Modes . . . . . . . . . . . . . . . . . .
Stop and Wait Mode Disable Function . . . .
Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
83
83
84
84
85
97
97
98
98
Part 12: Design Considerations . . . . . . . . 136
12.1. Thermal Design Considerations . . . . . . . 136
12.2. Electrical Design Considerations . . . . . . . 137
12.3. Power Distribution and I/O Ring
Implementation . . . . . . . . . . . . . . 138
Part 13: Ordering Information . . . . . . . . . . 139
Part 7: Security Features . . . . . . . . . . . . . . 99
7.1. Operation with Security Enabled . . . . . . . . 99
7.2. Flash Access Blocking Mechanisms . . . . . . 99
56F8323 Technical Data, Rev. 17
6
Freescale Semiconductor
Preliminary
FREESCALE [ FREESCALE SEMICONDUCTOR, INC ]
