MP3274
该MP3274可轻松连接到各种各样的微处理器的
处理机和其它数字系统。讨论的时机再
该MP3274控制信号的quirements将提供系
统设计者有用洞察装置的操作。
2. ADEN = 0。在WR的下降沿的数据存在于
地址被忽略，在预先选定的通道
vious转换保持选中状态。在这种情况下，磁迹
和保持稳定时间，省略和STL从不变为高电平。在
WR的上升沿，输入信号进行采样，和反对
版本被启动。
有两种可能的状态，该数据输出端可以是在
在转化。
1.如果RD是在转换过程中保持高输出将重新
整个转换主高阻抗。这是
操作的优选方法中的任何噪声存在于
数据总线将被拒绝。
2.如果RD和CS是在转换过程中保持低电平时，数据预
发送将会从上次转换到现在
当STS返回低电平转换完成。数据
从该新的转换将出现在输出端。该
RD和CS的状态，不应该在转换过程中改变。
一旦转换开始和STL或STS行云
高，转换开始命令将被忽略，直到转换
锡永周期结束。输出数据缓冲器不能烯
在转换过程中禁止。此外，所有的输入和输出
转换期间改变可能引入噪声，并
应尽量避免。
范围
评论/测试条件
图1 。
示为MP3274一个完整时序图
开始转换操作。
无论WR或CS可用于启动转换。我们
在使用推荐使用WR
图1 。
它是安静的，具有
更低的传输时延比CS 。如果CS被用来触发CON组
版本指定的设置时间将更长。
A转换采取WR低，再高再启动
（转换在WR的上升沿有效） 。有两种
可能的条件，这将影响转换时序。
1. ADEN = 1。在WR的下降沿，对输入信道是
通过在地址位的数据存在来确定。该
跟踪和保持开始定居之后， STL返回低电平，
表示该多路转换器和所述缓冲器放大器已设定
TLED至小于1/2到最终值的LSB 。如果上升沿
WR返回STL高变低之前，转换开始
上的STL的下降沿。如果WR的上升沿被延迟
直到以后的STL返回低电平时，输入信号进行采样，并
在开始转换在WR给予的上升沿
用户更好地控制采样时间。
ADC写时序
ADC控制时序
CS到WR建立时间
CS到WR保持时间
地址， WR建立时间
地址WR保持时间
WR脉冲宽度
亚丁WR建立时间
ADC转换时序
WR为STL延迟
STL高（ MUX / AMP结算）
STL为STS低（转换）
WR为STS高（ ADEN = 0 ）
WR为STS低（ ADEN = 1 ）
STS高到总线释放时间
STS低到数据有效（ RD = 0 ）
t
7
t
8
t
9
t
12
t
10
t
13
t
14
150
10
15
200
15
150
50
150
15
20
250
20
150
50
t
1
t
2
t
3
t
4
t
5
t
6
0
0
0
0
80
0
0
0
0
80
0
时间
间隔
25
°
C
TMIN至
TMAX
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
µs
最大
µs
最大
ns（最大值）
µs
最大
ns（最大值）
ns（最大值）
图5 ，C负荷CKT
L
= 20 pF的，
ADEN = 1
图5 ，C负荷CKT
L
= 20 pF的
图5 ，C负荷CKT
L
= 20 pF的
STL = 0时ADEN = 0
图4中的载荷个CKT
图3 ，C负荷CKT
L
= 20 pF的
表2. ADC写时序
（参见图1）。
修订版4.00
7
EXAR [ EXAR CORPORATION ]
