16 bit 模数转换器
TM7705
就是滤器的稳定时间）产生一个有效字。FSYNC 不影响数字接口，也不使 DRDY
输出复位 （如果它是低电平）。
十二、时钟寄存器
（RS2、RS1、RS0 = 0、1、0）； 上 电 /复位状态：05Hex
时钟寄存器是一个可以读/写数据的 8 位寄存器。表 11 为时钟寄存器各位的说明。
表 11
时钟寄存器
ZERO（0） ZERO（0） ZERO（0） CLKDIS（0） CLKDIV（0） CLK（1） FSI（0） FS0（1）
ZERO
必须在这些位上写零，以确保 TM7705 正确操作。否则，会导致器件的非指定
操作。
CLKDIS 主时钟禁止位。逻辑 “1”表示阻止主时钟在 MCLK OUT 引脚上输出。禁止时，
MCLK OUT 输出引脚处于低电平。这种特性使用户可以灵活地使用 MCLK OUT
引脚，例如可将 MCLK OUT 做为系统内其它器件的时钟源，也可关掉 MCLK
OUT，使器件具有省电性能。当在 MCLK IN 上连一个外部主时钟，TM7705 继
续保持内部时钟，并在 CLKDIS 位有效时仍能进行正常转换。当在 MCLK IN 和
MCLK OUT 之间接一个晶体振荡器或一个陶瓷谐振器，则当 CLKDIS 位有效时，
TM7705 时钟将会停止，也不进行模数转换。
CLKDIV 时钟分频器位。CLKDIV 置为逻辑 1 时，MCLK IN 引脚处的时钟频率在被
TM7705 使用前进行 2 分频。例如，将 CLKDIV 置为逻辑 1，用户可以在 MCLK
IN 和 MCLK OUT 之间用一个 4.9152MHz 的晶体，而在器件内部用规定的
2.4576MHz 进行操作。CLKDIV 置为逻辑 0，则 MCLK IN 引脚处的频率实际上
就是器件内部的频率。
CLK
时钟位。CLK 位应根据 TM7705 的工作频率而设置。如果转换器的主时钟频率为
2.4576MHz（CLKDIV=0 ）或为 4.9152MHz （CLKDIV=1 ），CLK 应置 “0”。
如果器件的主时钟频率为 1MHz（CLKDIV=0 ）或 2MHz （CLKDIV=1 ），则
该位应置 “1”。该位为给定的工作频率设置适当的标度电流，并且也 （与 FS1
和 FS0 一起 ）选择器件的输出更新率。如果 CLK 没有按照主时钟频率进行正
确的设置，则 TM7705 的工作将不能达到指标。
FS1，FS2 滤波器选择位，它与 CLK 一起决定器件的输出更新率。表 12 显示了滤波器的
第一陷波和-3dB 频率。片内数字滤波器产生 sinc3（或 sinx/x3 ）滤波器响应。
与增益选择一起，它也决定了器件的输出噪声。改变了滤波器的陷波以及选定的
增益将影响分辨率。表 1 至表 4 示出了滤波器的陷波频率和增益对输出噪声和
器件分辨率的影响。器件的输出数据率 （或有效转换时间）等于由滤波器的第
一个陷波选定的频率。例如，如果滤波器的第一个陷波选在 50Hz ，则每个字
的输出率为 50Hz ，即每 2ms 输出一个新字。当这些位改变后，必须进行一次
校准。
达到满标度步进输入的滤波器的稳定时间，在最坏的情况下是 4×（1/输出数据率）。例如，
滤波器的第一个陷波在 50Hz，则达到满标度步进输入的滤波器的稳定时间是 80ms（最大）。
如果第一个陷波在 500Hz ，则稳定时间为 8ms（最大）。通过对步进输入的同步，这个稳
定时间可以减少到 3 ×（1/ 输出数据率）。换句话说，如果在 FSYNC 位为高时发生步进
输入，则在 FSYNC 位返回低后 3 ×（1/输出数据率）时间内达到稳定。
-3dB 频率取决于可编程的第一个陷波频率，按照以下关系式：
滤波器－3dB 频率=0.262 ×滤波器第一个陷波频率
©Titan Micro Electronics
www.titanmec.com
-18-
ETC [ ETC ]
