ESMT
DDR SDRAM
特点
JEDEC标准
内部流水线双数据速率的体系结构,在每个时钟周期2的数据访问
双向数据选通( DQS)
片上DLL
差分时钟输入( CLK和CLK )
DLL对齐DQ和DQS与CLK的过渡转型
四银行操作
CAS延迟: 2 ; 2.5 ; 3
突发类型:顺序和交错
突发长度: 2 , 4 , 8
除了数据& DM进行采样的系统时钟的上升沿的所有输入(CLK)
我的数据在数据选通信号的两边/ O转换( DQS )
DQS是边沿对齐的数据进行读取;中心对齐与写入数据
数据屏蔽( DM)只写屏蔽
V
DD
= 2.3V ~ 2.7V, V
DDQ
= 2.3V ~ 2.7V
V
DD
= 2.4V ~ 2.8V, V
DDQ
= 2.4V 〜 2.8V (速度-4 )
自动&自我刷新
7.8us刷新间隔
SSTL - 2 I / O接口
66pin TSOPII和60球BGA封装
M13S2561616A
4M ×16位×4银行
双倍数据速率SDRAM
订货信息:
产品编号
M13S2561616A -4TG
M13S2561616A -5TG
M13S2561616A -6TG
M13S2561616A -4BG
M13S2561616A -5BG
M13S2561616A -6BG
最大频率
250MHz
200MHz
2.5V
166MHz
250MHz
200MHz
2.5V
166MHz
2.6V
BGA
无铅
VDD
2.6V
TSOPII
包
评论
晶豪科科技有限公司
出版日期: 2009年9月
修订: 2.0
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