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EBE10AD4AGFA 参数 Datasheet PDF下载

EBE10AD4AGFA图片预览
型号: EBE10AD4AGFA
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内容描述: 注册1GB DDR2 SDRAM DIMM [1GB Registered DDR2 SDRAM DIMM]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 23 页 / 199 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EBE10AD4AGFA  
AC Characteristics (TC = 0°C to +85°C, VDD, VDDQ = 1.8V ± 0.1V, VSS = 0V)  
(DDR2 SDRAM Component Specification)  
-6E  
667  
-5C  
533  
min.  
4
-4A  
400  
min.  
3
Frequency (Mbps)  
Parameter  
Symbol min.  
max.  
5
max.  
5
max.  
5
Unit  
tCK  
Notes  
/CAS latency  
CL  
5
Active to read or write command  
delay  
tRCD  
tRP  
tRC  
15  
15  
60  
15  
15  
60  
15  
15  
55  
ns  
ns  
ns  
Precharge command period  
Active to active/auto refresh  
command time  
DQ output access time from CK,  
/CK  
tAC  
450  
+450  
+400  
500  
450  
+500  
+450  
600  
500  
+600  
+500  
ps  
ps  
DQS output access time from  
CK, /CK  
tDQSCK 400  
CK high-level width  
CK low-level width  
tCH  
tCL  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
tCK  
tCK  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
CK half period  
tHP  
ps  
Clock cycle time  
tCK  
tDH  
tDS  
3000  
175  
8000  
3750  
225  
8000  
5000  
275  
8000  
ps  
ps  
ps  
DQ and DM input hold time  
DQ and DM input setup time  
5
4
100  
100  
150  
Control and Address input pulse  
width for each input  
tIPW  
0.6  
0.6  
0.6  
tCK  
tCK  
DQ and DM input pulse width  
for each input  
tDIPW 0.35  
tHZ  
0.35  
0.35  
Data-out high-impedance time  
from CK,/CK  
tAC max.  
tAC max.  
tAC max. ps  
tAC max. ps  
Data-out low-impedance time  
from CK,/CK  
tLZ  
tAC min.  
tAC max. tAC min.  
tAC max. tAC min.  
DQS-DQ skew for DQS and  
associated DQ signals  
tDQSQ  
tQHS  
tQH  
240  
340  
300  
400  
350  
450  
ps  
ps  
ps  
DQ hold skew factor  
DQ/DQS output hold time from  
DQS  
tHP – tQHS  
tHP – tQHS  
tHP – tQHS  
Write command to first DQS  
latching transition  
tDQSS WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 tCK  
DQS input high pulse width  
DQS input low pulse width  
tDQSH 0.35  
tDQSL 0.35  
0.35  
0.35  
0.35  
0.35  
tCK  
tCK  
DQS falling edge to CK setup  
time  
tDSS  
tDSH  
tMRD  
0.2  
0.2  
2
0.2  
0.2  
2
0.2  
0.2  
2
tCK  
tCK  
tCK  
DQS falling edge hold time from  
CK  
Mode register set command  
cycle time  
Write postamble  
Write preamble  
tWPST 0.4  
tWPRE 0.35  
0.6  
0.4  
0.6  
0.4  
0.6  
tCK  
tCK  
0.35  
0.35  
Address and control input hold  
time  
tIH  
tIS  
275  
200  
375  
250  
475  
350  
ps  
ps  
5
4
Address and control input setup  
time  
Read preamble  
Read postamble  
tRPRE 0.9  
tRPST 0.4  
1.1  
0.6  
0.9  
0.4  
1.1  
0.6  
0.9  
0.4  
1.1  
0.6  
tCK  
tCK  
Preliminary Data Sheet E0865E11 (Ver. 1.1)  
16  
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