框图
下面的图显示了DMAC IP核模块
图。
TX RAM引脚
TXCLK
CRS
COL
TXEN
TXER
TXDATA （3 ：0）
MDI
MDC
MDO
MDOE
RXCLK
RXDV
RXER
RXDATA （3 ：0）
性能
下表给出了有关的调查
在Altera的核心面积和性能
广场&路线后设备（所有的主要功能
已列入） ：
设备
的Stratix II
飓风II
的Stratix GX
的Stratix
CYCLONE
APEX II
APEX20KC
APEX20KE
APEX20K
速度
GRADE
-3
-6
-5
-5
-6
-7
-7
-1
-1
逻辑单元
967 + 4 KB的RAM
1222 + 4 KB的RAM
1255 + 4 KB的RAM
1255 + 4 KB的RAM
1254 + 4 KB的RAM
1622 + 4 KB的RAM
1622 + 4 KB的RAM
1622 + 4 KB的RAM
1622 + 4 KB的RAM
F
最大
[兆赫]
CLK / RXCLK / TXCLK
211 / 200 / 175
150 / 156 / 152
152 / 156 / 138
162 / 147 / 137
148 / 133 / 133
145 / 106 / 111
127 / 118 / 117
108 / 99 / 111
86 / 87 / 88
发送
模块
TX RAM接口
STA
同步
逻辑
管制及
I / O逻辑
接受
模块
RX FIFO
docdbusctrl
CLK
RST
RDCS
世界无线电通信大会
rd
wr
BE（ 3：0 ）
RDADDR （4 ：0）
wraddr （4 ：0）
达泰（ 31 ： 0 ）
IRQ
大陶（ 31 ： 0 ）
RX RAM引脚
发射模块
- 执行发射MAN-
理功能，发送帧到以太网
媒介。
接收模块
- 负责receiv-
ING从以太网帧。提供必要请
埃森功能帧解封装，
CRC校验，地址识别和错误
检测。
同步逻辑
- 有3个时钟
域在DMAC的核心。该模块per-
形成在它们之间的同步。
RAM TX / RX FIFO RAM接口
- 跨
面所使用的外部双端口存储器
DMAC的核心存储所接收和传输
mitted帧。
控制和I / O逻辑
- 此模块亲
志愿组织接口CPU / BUS 。它交流
与发射和重新数据和控制逻辑
人为对象的模块，从而控制这些执行
发送和接收操作。
STA
- 站管理实体提供
有能力通过SIM-与PHY进行通信
PLE串行管理接口。
在Altera的器件核心性能
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