塔季翁。它还允许FPGA原型BE-
前ASIC产品。
无限设计
许可证允许使用的IP
核心无限数量的FPGA位流
和ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。目前使用没有时间
局限性。
●
单设计许可证
○
VHDL ， Verilog源代码被称为高密度脂蛋白
框图
达泰（ 31 ： 0 ）
争论
检查
主要FP
流水线单元
结果
作曲家
大陶（ 31 ： 0 ）
en
RST
CLK
来源
○
加密或纯文本EDIF网表称为
●
无限设计许可证
○
HDL源代码
○
网表
争论检查
- 执行输入数据
针对IEEE- 754标准的数字分析
合规性。相应的数字和
关于输入数据类信息
给出的结果，主要FP流水线
单元。
主要FP单元流水线
- 执行到整数
浮点转换。给人的复杂
关于结果的信息结果的COM
拗造型模块。
结果作曲家
- 执行结果四舍五入
功能，以及数据对齐到的IEEE-754
标准。
●
从升级
○
网表到HDL源代码
○
单设计，以无限的设计
符号
达泰（ 31 ： 0 ）
en
RST
CLK
大陶（ 31 ： 0 ）
性能
下表给出了有关的调查
在Altera的核心面积和性能
后广场&路由设备：
速度
逻辑单元
F
最大
GRADE
FLEX10KE
-1
570
83兆赫
ACEX1K
-1
570
80兆赫
APEX20K
-1
470
61兆赫
APEX20KE
-1
470
73兆赫
APEX20KC
-7
470
87兆赫
APEX -II
-7
470
103兆赫
MERCURY
-5
570
157兆赫
的Stratix
-5
400
150兆赫
CYCLONE
-6
385
156兆赫
的Stratix - II
-3
330
234兆赫
CYCLONE -II
-6
410
149兆赫
在Altera的器件核心性能
设备
引脚说明
针
CLK
RST
en
DATAI [31：0 ]
DATAO [31：0 ]
TYPE
输入
输入
输入
输入
描述
全球系统时钟
全球系统复位
使计算
数据总线输入
输出数据总线输出
本文档中提及的所有商标
是其各自所有者的商标。
http://www.DigitalCoreDesign.com
http://www.dcd.pl
版权所有1999-2007 DCD - 数字内核设计。版权所有。
DCD [ DIGITAL CORE DESIGN ]
